JPH0484318A - 丸め演算回路 - Google Patents
丸め演算回路Info
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- JPH0484318A JPH0484318A JP2199552A JP19955290A JPH0484318A JP H0484318 A JPH0484318 A JP H0484318A JP 2199552 A JP2199552 A JP 2199552A JP 19955290 A JP19955290 A JP 19955290A JP H0484318 A JPH0484318 A JP H0484318A
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- CQGRLHBOVUGVEA-UHFFFAOYSA-N OOOOOOOOOOOOOOO Chemical compound OOOOOOOOOOOOOOO CQGRLHBOVUGVEA-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号処理プロセッサ、特に画像用の信号処理プ
ロセッサの算術論理演算ユニットに関する。
ロセッサの算術論理演算ユニットに関する。
ＣＣＩＴＴのｐ Ｘ ６４ｂｉｔ／ｓテレビ電話符号化
方式の勧告Ｈ，２６１改定版では、動き補償フレーム間
ＤＣＴ符号化方式が採用される見込みである。この勧告
ては、送受の複合画像のミスマツチを抑えるために逆Ｄ
ＣＴ演算誤差の許容範囲が規定されている。これらの詳
細については、以下の文献を参照されたい。
方式の勧告Ｈ，２６１改定版では、動き補償フレーム間
ＤＣＴ符号化方式が採用される見込みである。この勧告
ては、送受の複合画像のミスマツチを抑えるために逆Ｄ
ＣＴ演算誤差の許容範囲が規定されている。これらの詳
細については、以下の文献を参照されたい。
”ＣＣＩＴＴ ５ＧＸＶ ＷＰ ＸＶ／Ｉ ５ｐｅｃｉ
ａｌｉｓｔｓ Ｇｒｏｕｐ ｏｎＣｏｄｉｎｇ ｆｏｒ
Ｖｉｓｕａｌ Ｔｅ１ｅｐｈｏｎｙ、Ｄｏｃ、＃５８
４．（１９８８−１１）″この逆ＤＣＴ演算時に例えば
３１ビツト中の下から１５ビツト目に１を加算してから
上位１６ビツトを切り取るいわゆる丸め処理が入ってい
る。
ａｌｉｓｔｓ Ｇｒｏｕｐ ｏｎＣｏｄｉｎｇ ｆｏｒ
Ｖｉｓｕａｌ Ｔｅ１ｅｐｈｏｎｙ、Ｄｏｃ、＃５８
４．（１９８８−１１）″この逆ＤＣＴ演算時に例えば
３１ビツト中の下から１５ビツト目に１を加算してから
上位１６ビツトを切り取るいわゆる丸め処理が入ってい
る。
丸め方法としては、様々な手段が考えられるが、正負対
称の丸め（即ち絶対値で４捨５人、２進数では０捨１人
）を行う事により上述した逆ＤＣＴ演算誤差が最小にな
る事が報告されている。例えば２の補数の１６ビツト長
の信号に対して小数点位置が８ビツト目と９ビツト目に
あるような場合、２の補数の１６ビツト長の信号が正な
らば”００００００００．ｌ０００［）０００”（＝
Ｃ１，５）を加算し、負ならば”００００００００．０
１１１１１１１”（＝、４９６１）を加算し、その結果
の小数点以下を切捨てることで、小数点以下に対する丸
めを行える。詳細は、以下の文献を参照されたい。
称の丸め（即ち絶対値で４捨５人、２進数では０捨１人
）を行う事により上述した逆ＤＣＴ演算誤差が最小にな
る事が報告されている。例えば２の補数の１６ビツト長
の信号に対して小数点位置が８ビツト目と９ビツト目に
あるような場合、２の補数の１６ビツト長の信号が正な
らば”００００００００．ｌ０００［）０００”（＝
Ｃ１，５）を加算し、負ならば”００００００００．０
１１１１１１１”（＝、４９６１）を加算し、その結果
の小数点以下を切捨てることで、小数点以下に対する丸
めを行える。詳細は、以下の文献を参照されたい。
６″望月他 動画像処理用ＶＩＳＰ−ＬＳＩでの逆ＤＣ
Ｔ演算 １９９０年信学全太” 次に、従来のプロセッサについて説明スる。文献ｌ （
Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ Ｔｈ１ｒｄ−Ｇ
ｅｎｅｒａｔｉｏｎ ＴＭＳ３２０Ｕｓｅｒ’ｓ Ｇｕ
ｉｄｅ）に基づき説明する。本発明は、ｒＡｓｓｅｍｂ
ｌｙ Ｌａｎｇｕａｇｅ Ｉｎ５ｔｒｕｃｔｉｏｎｓＪ
の章のＩＲＮＤ″という命令から抜粋して説明する。命
令フォーマットを示す。
Ｔ演算 １９９０年信学全太” 次に、従来のプロセッサについて説明スる。文献ｌ （
Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ Ｔｈ１ｒｄ−Ｇ
ｅｎｅｒａｔｉｏｎ ＴＭＳ３２０Ｕｓｅｒ’ｓ Ｇｕ
ｉｄｅ）に基づき説明する。本発明は、ｒＡｓｓｅｍｂ
ｌｙ Ｌａｎｇｕａｇｅ Ｉｎ５ｔｒｕｃｔｉｏｎｓＪ
の章のＩＲＮＤ″という命令から抜粋して説明する。命
令フォーマットを示す。
ＲＮＤ ＜ｓ ｒ ｃ＞ ＜ｄ ｓ ｔ＞このよ
うに指定されると、ソースオペランド（＜ｓｒｃ＞）の
丸め演算の結果がディストネーションレジスタ（＜ｄｓ
ｔ））に格納される。丸め演算は、単精度の浮動小数点
（即ち整数の小数点以下８桁目）で最も近い値になるよ
うに丸められる。もし、ちょうど真ん中の値（即ちｘ、
ｘｘｘｘｘｘｘ５）の場合は、正の方向に丸めを行って
いる。具体例を以下に示す。
うに指定されると、ソースオペランド（＜ｓｒｃ＞）の
丸め演算の結果がディストネーションレジスタ（＜ｄｓ
ｔ））に格納される。丸め演算は、単精度の浮動小数点
（即ち整数の小数点以下８桁目）で最も近い値になるよ
うに丸められる。もし、ちょうど真ん中の値（即ちｘ、
ｘｘｘｘｘｘｘ５）の場合は、正の方向に丸めを行って
いる。具体例を以下に示す。
命令実行前
＜ｓｒｃ＞＝０７３３Ｃ１６ＥＥＦｈ＝ １．７９７５
５５９９ｅ＋０２（ｄｓｔ）二ｏｈ 命令実行後 ＜ｓｒｃ＞ ＝０７３３Ｃ１６ＥＥＦｈ ＝ １．７９
７５５５９９ｅ＋０２（ｄｓｔ）＝０７３３ＣＩ６ＦＯ
Ｏｈ＝ １．７９７５５６００ｅ＋０２次に文献２ （
ＤＳＰ５６０ＱＯＤｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒ
ｏｃｅｓｓｏｒＵｓｅｒ’ｓ Ｍａｎｕａｌ）に基づき
説明する。本発明は、ｒＩｎｓｔｒｕｃｔｉｏｎ ｓｅ
ｔ ｄｅｔａｌｌｓＪの章の” ＲＮ Ｄ”という命令
から抜粋して説明する。命令フォーマットを示す。
５５９９ｅ＋０２（ｄｓｔ）二ｏｈ 命令実行後 ＜ｓｒｃ＞ ＝０７３３Ｃ１６ＥＥＦｈ ＝ １．７９
７５５５９９ｅ＋０２（ｄｓｔ）＝０７３３ＣＩ６ＦＯ
Ｏｈ＝ １．７９７５５６００ｅ＋０２次に文献２ （
ＤＳＰ５６０ＱＯＤｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒ
ｏｃｅｓｓｏｒＵｓｅｒ’ｓ Ｍａｎｕａｌ）に基づき
説明する。本発明は、ｒＩｎｓｔｒｕｃｔｉｏｎ ｓｅ
ｔ ｄｅｔａｌｌｓＪの章の” ＲＮ Ｄ”という命令
から抜粋して説明する。命令フォーマットを示す。
ＲＮＤ ＜ｄ ｓ ｔ＞
このように指定されると、ディストネーションレジスタ
（＜ｄＳｔ＞）の丸め演算の結果がそのままディストネ
ーションレジスタ（＜ｃ（ｓ ｔ＞） ニ格納される。
（＜ｄＳｔ＞）の丸め演算の結果がそのままディストネ
ーションレジスタ（＜ｃ（ｓ ｔ＞） ニ格納される。
このプロセッサの丸め演算は、丸め演算を行うビットに
対して定数（以下この定数を丸め定数と呼ぶ）を加算す
る事によって実現している。丸め定数は、ステータスレ
ジスタのスケーリングビットの値によって決定される。
対して定数（以下この定数を丸め定数と呼ぶ）を加算す
る事によって実現している。丸め定数は、ステータスレ
ジスタのスケーリングビットの値によって決定される。
下記の表に、丸めを行う位置と加える値の対応を示す。
Ｘ′−“ ８チー“ Ｘ？−！１７／
丸め位置 丸め定数レジスタ１ レジスタ２
モード履 〔発明が解決しよ 文献ｌのプロセ ５５−４４゜ ３．２２・Ｏ Ｘ’ｒ−１）７グ ２３ ｈ−ｏ
＋ ａ、−。
丸め位置 丸め定数レジスタ１ レジスタ２
モード履 〔発明が解決しよ 文献ｌのプロセ ５５−４４゜ ３．２２・Ｏ Ｘ’ｒ−１）７グ ２３ ｈ−ｏ
＋ ａ、−。
なし
ダウ、 ２４ ＨＯＱ−
０７、プ ２２ （Ｐ−ＯＱ Ｉ
−Ｑうとする課題〕 ツサのＲＮＤ命令では上述した 丸めっきの演算を負の数で、ｘ、ｘｘｘｘｘｘｘ５’″
の場合に正の方に丸めてしまうため絶対値の４捨５入丸
めを実行する事ができず、また所望のビット位置で丸め
を行うことができないという欠点がある。
０７、プ ２２ （Ｐ−ＯＱ Ｉ
−Ｑうとする課題〕 ツサのＲＮＤ命令では上述した 丸めっきの演算を負の数で、ｘ、ｘｘｘｘｘｘｘ５’″
の場合に正の方に丸めてしまうため絶対値の４捨５入丸
めを実行する事ができず、また所望のビット位置で丸め
を行うことができないという欠点がある。
文献２のプロセッサのＲＮＤ命令でも、負の数の場合に
正の方に丸めてしまうため絶対値の４捨５入丸めを実行
する事ができず、また所望のビット位置で丸めを行うこ
とができないという欠点がある。
正の方に丸めてしまうため絶対値の４捨５入丸めを実行
する事ができず、また所望のビット位置で丸めを行うこ
とができないという欠点がある。
本発明の丸め演算回路は、２の補数で表現される第１の
入力信号と、前記第１の入力信号の丸め位置を指定する
第２の入力信号と、前記第２の入力信号に基づき、丸め
位置のビットが“１″でそれ以外は“０”であるような
第１のデコード出力信号、及び丸め位置のビットより下
位のビットが全て１”でそれ以外は““０”であるよう
な第２のデコード圧力信号の２種類の出力信号を生成す
るデコード手段と、前記デコード手段から出力された２
つの信号を前記第１の入力信号の最上位ビットが““０
”ならば前記第１のデコード出力信号を選択し、前記第
１の入力信号の最上位ビットが“１”ならば前記第２の
デコード出力信号を選択する選択手段と、前記第１の入
力信号と前記選択手段からの出力信号を入力とし、加算
を行う算術論理演算器を有し、任意の丸め位置に対して
正負対称のＯ捨１入丸めが行える事を特徴としている。
入力信号と、前記第１の入力信号の丸め位置を指定する
第２の入力信号と、前記第２の入力信号に基づき、丸め
位置のビットが“１″でそれ以外は“０”であるような
第１のデコード出力信号、及び丸め位置のビットより下
位のビットが全て１”でそれ以外は““０”であるよう
な第２のデコード圧力信号の２種類の出力信号を生成す
るデコード手段と、前記デコード手段から出力された２
つの信号を前記第１の入力信号の最上位ビットが““０
”ならば前記第１のデコード出力信号を選択し、前記第
１の入力信号の最上位ビットが“１”ならば前記第２の
デコード出力信号を選択する選択手段と、前記第１の入
力信号と前記選択手段からの出力信号を入力とし、加算
を行う算術論理演算器を有し、任意の丸め位置に対して
正負対称のＯ捨１入丸めが行える事を特徴としている。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図で、第２図
は第１図中のデコーダ回路の構成である。
は第１図中のデコーダ回路の構成である。
第１図において、ｌは第１の１６ビツト長の入力信号、
２は第２の４ビツト長の入力信号、３はデコーダ回路、
４は第１のデコード出力信号、５は第２のデコード出力
信号、６は選択回路、７は第１の入力信号の最上位ビッ
ト、８は算術論理演算器、９は算術論理演算ユニットの
圧力である。第２図において、１１は４ビツトの入力信
号、１２は４ヒツトの入力信号を１６ビツト信号にテコ
ドする第１のデコーダ回路、１３は４ビツトの入力信号
を１６ビツト信号にデコードする第２のデコーダ回路、
１４は第１のデコーダの出力信号、１５は第２のデコー
ダの圧力信号である。また、第１のデコーダと第２のデ
コーダの真理値表を第４図に示す。
２は第２の４ビツト長の入力信号、３はデコーダ回路、
４は第１のデコード出力信号、５は第２のデコード出力
信号、６は選択回路、７は第１の入力信号の最上位ビッ
ト、８は算術論理演算器、９は算術論理演算ユニットの
圧力である。第２図において、１１は４ビツトの入力信
号、１２は４ヒツトの入力信号を１６ビツト信号にテコ
ドする第１のデコーダ回路、１３は４ビツトの入力信号
を１６ビツト信号にデコードする第２のデコーダ回路、
１４は第１のデコーダの出力信号、１５は第２のデコー
ダの圧力信号である。また、第１のデコーダと第２のデ
コーダの真理値表を第４図に示す。
次に、本実施例における本発明の演算回路の動作につい
て述べる。
て述べる。
丸め演算を行う入力信号１に対し丸めを行うヒツトの位
置の情報を持つ入力信号２は、デコーダ回路３に入力さ
れる。デコーダ回路は表１と表２の真理値表に従い入力
信号２をデコートして２つの出力信号４，５を出力する
。出力信号４，５は、入力信号１の最上位ビットが“０
”ならば出力信号４を、入力信号ｌの最上位ビットが“
１″ならば出力信号５を選択する。選択された出力信号
と入力信号１を算術論理演算器８によって加算を行い、
その結果を圧力信号９として出力する。
置の情報を持つ入力信号２は、デコーダ回路３に入力さ
れる。デコーダ回路は表１と表２の真理値表に従い入力
信号２をデコートして２つの出力信号４，５を出力する
。出力信号４，５は、入力信号１の最上位ビットが“０
”ならば出力信号４を、入力信号ｌの最上位ビットが“
１″ならば出力信号５を選択する。選択された出力信号
と入力信号１を算術論理演算器８によって加算を行い、
その結果を圧力信号９として出力する。
次に本発明の第２の実施例について図面を参照して説明
する。全体のフロックは第１図と同一だが、デコーダ回
路が、第３図のように構成されている。
する。全体のフロックは第１図と同一だが、デコーダ回
路が、第３図のように構成されている。
第３図において、１，４，５，６，７，８．９は前実施
倒と同様のものであり、２は正の１６ビツトの値に対し
丸め演算に必要な１６ビツトの値、３は１６ビツトの入
力信号に対するテコート回路である。第３図において、
２１は１６ビツトの入力信号、２２は１６ビツトの入力
信号を１６ビツトの信号にデコードするデコーダ回路、
２３は１６ビツトの入力信号２１の出力信号、２４はデ
コーダ回路の出力信号である。また、デコーダ回路２４
の真理値表を第５図に示す。
倒と同様のものであり、２は正の１６ビツトの値に対し
丸め演算に必要な１６ビツトの値、３は１６ビツトの入
力信号に対するテコート回路である。第３図において、
２１は１６ビツトの入力信号、２２は１６ビツトの入力
信号を１６ビツトの信号にデコードするデコーダ回路、
２３は１６ビツトの入力信号２１の出力信号、２４はデ
コーダ回路の出力信号である。また、デコーダ回路２４
の真理値表を第５図に示す。
次に、本実施例における本発明の演算回路の動作につい
て述べる。
て述べる。
丸め演算を行う入力信号１に対して丸めを行う加算に必
要な具体的な値を持つ入力信号２は、デコーダ回路３に
入力される。デコーダ回路は表３の真理値表に従い入力
信号２をデコートして２つの出力信号４，５を出力する
。出力信号４，５は、入力信号１の最上位ビットが０“
ならば出力信号４を、入力信号ｌの最上位ビットが１′
ならば出力信号５を選択する。選択された圧力信号と入
力信号１を算術論理演算器５によって加算を行い、その
結果を出力する。
要な具体的な値を持つ入力信号２は、デコーダ回路３に
入力される。デコーダ回路は表３の真理値表に従い入力
信号２をデコートして２つの出力信号４，５を出力する
。出力信号４，５は、入力信号１の最上位ビットが０“
ならば出力信号４を、入力信号ｌの最上位ビットが１′
ならば出力信号５を選択する。選択された圧力信号と入
力信号１を算術論理演算器５によって加算を行い、その
結果を出力する。
以上説明したように、本発明の演算回路を用いることに
より、１つの命令で丸めっきの演算を行えるので従来の
算術論理演算器を用いて行う場合よりも高速に演算でき
る効果がある。
より、１つの命令で丸めっきの演算を行えるので従来の
算術論理演算器を用いて行う場合よりも高速に演算でき
る効果がある。
第１図は本発明の一実施例図、第２図は第１図のデコー
ダ回路の構成図、第３図は第２実施例によるデコーダ回
路の構成図、第４図は第２図のデコート出力を示す図、
第５図は第３図のデコード出力を示す図である。 １・・・・・・第１の入力信号、２・・・・・・第２の
入力信号、３・・・・・・デコーダ回路、４・・・・・
・第１のデコード出力信号、５・・・・・第２のデコー
ド出力信号、６・・・・・選択回路、７・・・・・・第
１の入力信号の最上位ビット、８・・・・・・算術論理
演算器、９・・・・・・算術論理演算器８力、１１・・
・・・・４ビツトの入力信号、１２・・・・・・第１の
デコーダ回路、１３・山・・第２のデコーダ回路、１４
・・・・・・第１のデコーダ回路の出力、ユ５・・・・
・・第２のデコーダ回路の出力、２１・川・・１６ビツ
トの入力信号、２２・・・・・・デコーダ回路、２３・
・・、＝ １６ビツトの入力信号の出力、２４・・・・
・・デコーダ回路の出力。 代理人 弁理士 内 原 晋 第２図 第３図 第１凶 第１のグコータ出力 ｏｏｏｏｏｏｏθθ００００θθ１ ＱＱＱＯＱＯＱＯＯＯＯＯＯＯＩＯ ｏｏｏｏｏｏｏｏｏｏｏｏｏｒｏ。 ｏｏｏｏｏθ００００００ ／ ００００θｏｏｏｏｏ
ｏｏθｏｒｏｏｏ。 ｏｏｏｏｏｏｏｏｏｏｔθθ０００ ０００００００００７０００θθ０ ｏｏｏｏｏｏｏｏｒｏｏｏｏｏｏ。 Ｏθθ０００θ７００００００θ０ ｏｏｏｏｏθｒｏｏｏｏｏｏｏｏθ ０θθθ０１θＯＯθθｏｏｏｏ。 ００００１００θｏｏｏｏｏｏｏ。 ０００１００００００００θ０Ｏ０ ０１Ｏθｏｏｏｏｏθｏｏｏｏｏ。 ｒｏｏｏｏｏｏｏｏｏｏｏｏｏｏ。 第２Ｑテコータ出力 θθθθσσθθθθθ６θθθθ ｏｏｏｏｏｏｏｏｏｏｏθｏｏｏｒ ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｔｔ ００ＤＯＯＯＯｏθθＯ０θＩＩＩ ＱＱＯＯθ００００θθｏｍ１ ｏｏｏｏｏｏｏｏｏｏｏｒｒ ００００θθ００００ｍ Ｏθｏｏｏｏｏｏｏ ｔ ００００θ０００ ｏｏｏｏθ０Ｏ ｏｏｏｏｏθ ｏｏｏｏｒ θθθＩＨＴ Ｈ＋ ７ θθｍＴＩ Ｊ Ｈ７ ＱｊｍＴＴ Ｎｕ ＩＮ 第４ 図 ｌ６ヒ゛ット０人ｆｌ信号 ｏｏｏｏｏｏｏｏｏｏθＯＯθθｌ θθＯＯθ０６０θθθＯθθｌＯ θθθＯθ０００θθθθθ／θθ ０θ０００θｏｏｏｏｏθ１θ００ ０００θＯθθ００００１０θ０θ θｏｏｏｏｏθ０θθ１θＯθθθ θθθＯθｏｏｏｏｔθ０００θθ θＯθθＯθｏｏｔｏｏｏθθＯθ ０θθ０θ００１θθθθｏｏｏｏ θθθθ００ １０００００００００ ０θｏｏｏｒθ０００００００θＯ ｏｏｏｏｔｏｏｏθθθｏｏｏｏｏ ｏｒｏｏｏｏθ０００００００００ １ｏｏｏｏθ００θθθ０ρθ０θ テコータ出力 ０θθθＯＯθＯ０θＯＯθθＯθ θ０θＯθθｏｏｏｏθＯθθθｌ θθθθθ０６θθθθθθθ１１ ０θ００θＯＯθθθθω１１７ θθθθ０００θＯθ００１１ ７ ７０θθθθθ０
００θθＩＨＩＩ θＯＯθθθ０θθＯＨ７ｍ Ｏθθ００００００１ １１１１１１ ０θＯθ００００１１１７１７ ＩＩ ０θ０００００ １ ／ ７ １ １１ １１０００θ
θｍｎｒｙｎｎ Ｏθ００１１７ｌｌｌｌｌｌｌｌ７ ０００１１／ＩＩＩｌ７１１１ｆｌ ０１１１１１ＮＩＩＩＩＩＩＨ 第 Ｓ ロ
ダ回路の構成図、第３図は第２実施例によるデコーダ回
路の構成図、第４図は第２図のデコート出力を示す図、
第５図は第３図のデコード出力を示す図である。 １・・・・・・第１の入力信号、２・・・・・・第２の
入力信号、３・・・・・・デコーダ回路、４・・・・・
・第１のデコード出力信号、５・・・・・第２のデコー
ド出力信号、６・・・・・選択回路、７・・・・・・第
１の入力信号の最上位ビット、８・・・・・・算術論理
演算器、９・・・・・・算術論理演算器８力、１１・・
・・・・４ビツトの入力信号、１２・・・・・・第１の
デコーダ回路、１３・山・・第２のデコーダ回路、１４
・・・・・・第１のデコーダ回路の出力、ユ５・・・・
・・第２のデコーダ回路の出力、２１・川・・１６ビツ
トの入力信号、２２・・・・・・デコーダ回路、２３・
・・、＝ １６ビツトの入力信号の出力、２４・・・・
・・デコーダ回路の出力。 代理人 弁理士 内 原 晋 第２図 第３図 第１凶 第１のグコータ出力 ｏｏｏｏｏｏｏθθ００００θθ１ ＱＱＱＯＱＯＱＯＯＯＯＯＯＯＩＯ ｏｏｏｏｏｏｏｏｏｏｏｏｏｒｏ。 ｏｏｏｏｏθ００００００ ／ ００００θｏｏｏｏｏ
ｏｏθｏｒｏｏｏ。 ｏｏｏｏｏｏｏｏｏｏｔθθ０００ ０００００００００７０００θθ０ ｏｏｏｏｏｏｏｏｒｏｏｏｏｏｏ。 Ｏθθ０００θ７００００００θ０ ｏｏｏｏｏθｒｏｏｏｏｏｏｏｏθ ０θθθ０１θＯＯθθｏｏｏｏ。 ００００１００θｏｏｏｏｏｏｏ。 ０００１００００００００θ０Ｏ０ ０１Ｏθｏｏｏｏｏθｏｏｏｏｏ。 ｒｏｏｏｏｏｏｏｏｏｏｏｏｏｏ。 第２Ｑテコータ出力 θθθθσσθθθθθ６θθθθ ｏｏｏｏｏｏｏｏｏｏｏθｏｏｏｒ ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｔｔ ００ＤＯＯＯＯｏθθＯ０θＩＩＩ ＱＱＯＯθ００００θθｏｍ１ ｏｏｏｏｏｏｏｏｏｏｏｒｒ ００００θθ００００ｍ Ｏθｏｏｏｏｏｏｏ ｔ ００００θ０００ ｏｏｏｏθ０Ｏ ｏｏｏｏｏθ ｏｏｏｏｒ θθθＩＨＴ Ｈ＋ ７ θθｍＴＩ Ｊ Ｈ７ ＱｊｍＴＴ Ｎｕ ＩＮ 第４ 図 ｌ６ヒ゛ット０人ｆｌ信号 ｏｏｏｏｏｏｏｏｏｏθＯＯθθｌ θθＯＯθ０６０θθθＯθθｌＯ θθθＯθ０００θθθθθ／θθ ０θ０００θｏｏｏｏｏθ１θ００ ０００θＯθθ００００１０θ０θ θｏｏｏｏｏθ０θθ１θＯθθθ θθθＯθｏｏｏｏｔθ０００θθ θＯθθＯθｏｏｔｏｏｏθθＯθ ０θθ０θ００１θθθθｏｏｏｏ θθθθ００ １０００００００００ ０θｏｏｏｒθ０００００００θＯ ｏｏｏｏｔｏｏｏθθθｏｏｏｏｏ ｏｒｏｏｏｏθ０００００００００ １ｏｏｏｏθ００θθθ０ρθ０θ テコータ出力 ０θθθＯＯθＯ０θＯＯθθＯθ θ０θＯθθｏｏｏｏθＯθθθｌ θθθθθ０６θθθθθθθ１１ ０θ００θＯＯθθθθω１１７ θθθθ０００θＯθ００１１ ７ ７０θθθθθ０
００θθＩＨＩＩ θＯＯθθθ０θθＯＨ７ｍ Ｏθθ００００００１ １１１１１１ ０θＯθ００００１１１７１７ ＩＩ ０θ０００００ １ ／ ７ １ １１ １１０００θ
θｍｎｒｙｎｎ Ｏθ００１１７ｌｌｌｌｌｌｌｌ７ ０００１１／ＩＩＩｌ７１１１ｆｌ ０１１１１１ＮＩＩＩＩＩＩＨ 第 Ｓ ロ
Claims (1)
- ２の補数で表現される第１の入力信号と、前記第１の入
力信号の丸め位置を指定する第２の入力信号と、前記第
２の入力信号に基づき、丸め位置のビットが“１”でそ
れ以外は“０”であるような第１のデコード出力信号、
及び丸め位置のビットより下位のビットが全て“１”で
それ以外は“０”であるような第２のデコード出力信号
の２種類の出力信号を生成するデコード手段と、前記デ
コード手段から出力された２つの信号を前記第１の入力
信号の最上位ビットが“０”ならば前記第１のデコード
出力信号を選択し、前記第１の入力信号の最上位ビット
が“１”ならば前記第２のデコード出力信号を選択する
選択手段と、前記第１の入力信号と前記選択手段からの
出力信号を入力とし、加算を行う算術論理演算器を有し
、任意の丸め位置に対して正負対称の０捨１入丸めが行
える事を特徴とする丸め演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199552A JPH0484318A (ja) | 1990-07-27 | 1990-07-27 | 丸め演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199552A JPH0484318A (ja) | 1990-07-27 | 1990-07-27 | 丸め演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484318A true JPH0484318A (ja) | 1992-03-17 |
Family
ID=16409728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199552A Pending JPH0484318A (ja) | 1990-07-27 | 1990-07-27 | 丸め演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0562513A2 (en) * | 1992-03-23 | 1993-09-29 | Nec Corporation | Rounding operation circuit |
| KR100462447B1 (ko) * | 1995-12-29 | 2005-05-11 | 톰슨 콘슈머 일렉트로닉스, 인코포레이티드 | M-비트디지털신호의'n'개의최하위비트를대칭적으로단축시키는장치 |
-
1990
- 1990-07-27 JP JP2199552A patent/JPH0484318A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0562513A2 (en) * | 1992-03-23 | 1993-09-29 | Nec Corporation | Rounding operation circuit |
| EP0562513A3 (en) * | 1992-03-23 | 1993-10-20 | Nec Corp | Rounding operation circuit |
| KR100462447B1 (ko) * | 1995-12-29 | 2005-05-11 | 톰슨 콘슈머 일렉트로닉스, 인코포레이티드 | M-비트디지털신호의'n'개의최하위비트를대칭적으로단축시키는장치 |
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