JPH05341995A

JPH05341995A - プロセッサにおける命令制御方法及びプロセッサ

Info

Publication number: JPH05341995A
Application number: JP14537592A
Authority: JP
Inventors: Akihiro Yoshitake; 昭博吉竹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-06-05
Filing date: 1992-06-05
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】パイプライン処理により命令を実行するプロセ
ッサにおける命令制御方法に関し、先行する複数マシン
サイクル命令よりも後続する１マシンサイクル命令を先
に完了させることなく、先行する複数マシンサイクル命
令と後続する１マシンサイクル命令とを同時に実行し、
命令列の処理時間の短縮化を図る。【構成】命令３（先行する４マシンサイクル命令）と命
令４（後続する１マシンサイクル命令）を同時に実行す
る場合、命令４がＯＥステージで演算が実行された後、
このＯＥステージの出力ラッチをネゲート状態にし、こ
のＯＥステージでの演算結果を保持させて命令４につい
てのＯＷステージをウエイト状態にし、命令３の完了に
合わせて命令４を完了させることができるマシンサイク
ルになった時に、保持させている演算結果の書込みを行
わせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、いわゆるパイプライン
処理によって命令を実行するプロセッサにおける命令制
御方法、及び、パイプライン処理によって命令を実行す
るプロセッサに関する。

【０００２】

【従来の技術】近年、図１１に命令実行の流れを示すよ
うに、パイプライン処理により２個の命令を同時に実行
して性能の向上を図るようにした、いわゆるスーパスカ
ラ方式を採用するプロセッサが実用化されるに至ってい
る。

【０００３】図中、ＤＣ、ＡＣ、Ｍｉ、ＯＥ、ＯＷはそ
れぞれパイプライン・ステージを表示しており、ＤＣは
命令のデコードを行うステージ、ＡＣはアドレスの計算
を行うステージ、Ｍｉはマイクロプログラムを読出すと
同時にオペランドのフェッチを行うステージ、ＯＥは演
算を行うステージ、ＯＷは演算結果の書込みを行うステ
ージであり、この例では、命令１と命令２、命令３と命
令４、命令５と命令６とがそれぞれ同時に実行されてい
る。

【０００４】

【発明が解決しようとする課題】かかるスーパスカラ方
式を採用する従来のプロセッサは、基本的には、各命令
が１マシンサイクルで実行されることを想定しており、
例えば、図１２に示すように、１マシンサイクル命令で
ある命令１、２、４、５、６の中に、乗算命令や除算命
令等、複数マシンサイクル命令、例えば、４マシンサイ
クル命令である命令３が含まれているような場合には、
１マシンサイクル命令である命令１と命令２とは同時に
実行されるが、４マシンサイクル命令である命令３と１
マシンサイクル命令である命令４とは同時に実行され
ず、命令３は単独で実行され、１マシンサイクル命令で
ある命令４と命令５とが同時に実行されることになる。

【０００５】なお、図１２において、Ｍｉ₁、Ｍｉ₂、Ｍ
ｉ₃、Ｍｉ₄は、それぞれ、１回目、２回目、３回目、４
回目のＭｉステージ、ＯＥ₁、ＯＥ₂、ＯＥ₃、ＯＥ₄は、
それぞれ、１回目、２回目、３回目、４回目のＯＥステ
ージ、ＯＷ₁、ＯＷ₂、ＯＷ₃、ＯＷ₄は、それぞれ、１回
目、２回目、３回目、４回目のＯＷステージを意味して
いる。

【０００６】また、ＤＣcはＤＣステージでのデコード
結果がキャンセルされたことを意味しており、ＡＣcは
ＡＣステージでのアドレス計算結果がキャンセルされた
ことを意味している。

【０００７】このように、スーパスカラ方式を採用する
従来のプロセッサにおいては、１マシンサイクル命令
は、２個同時に実行することができるが、先行する複数
のマシンサイクルで実行される複数マシンサイクル命令
と後続する１マシンサイクル命令とを同時に実行するこ
とはできず、その分、性能の向上が図られていないとい
う問題点があった。

【０００８】なお、ここに、先行する複数マシンサイク
ル命令と後続する１マシンサイクル命令とを同時に実行
する場合、先行する複数マシンサイクル命令よりも後続
する１マシンサイクル命令が先に完了することは避けな
ければならない。

【０００９】本発明は、かかる点に鑑み、先行する複数
マシンサイクル命令よりも後続する１マシンサイクル命
令を先に完了させることなく、先行する複数マシンサイ
クル命令と後続する１マシンサイクル命令とを同時に実
行し、命令列の処理時間の短縮化を図ることができるよ
うにした命令制御方法及びプロセッサを提供することを
目的とする。

【００１０】

【課題を解決するための手段】本発明による命令制御方
法は、先行する複数マシンサイクル命令と後続する１マ
シンサイクル命令とをそれぞれ第１の命令実行系と第２
の命令実行系とで同時に実行する場合、第２の命令実行
系の演算ステージで後続する１マシンサイクル命令につ
いての演算が実行された後、第２の命令実行系のＯＥス
テージの出力ラッチをネゲート状態にし、後続する１マ
シンサイクル命令についての演算結果を保持させて第２
の命令実行系のＯＷステージをウエイト（待機）状態と
し、その後、先行する複数マシンサイクル命令の完了に
合わせて後続する１マシンサイクル命令を完了させるこ
とができるマシンサイクルとなった時点で、第２の命令
実行系のＯＷステージのウエイト状態を解除し、保持さ
せている演算結果の書込みを行わせるように、命令の実
行を制御するというものである。

【００１１】本発明によるプロセッサは、本発明による
命令制御方法を実行できるようにしたプロセッサであっ
て、少なくとも、第１の命令実行系と第２の命令実行系
とを設けると共に、先行する複数マシンサイクル命令と
後続する１マシンサイクル命令とをそれぞれ第１の命令
実行系と第２の命令実行系とで同時に実行する場合、第
２の命令実行系のＯＥステージで後続する１マシンサイ
クル命令についての演算が実行された後、第２の命令実
行系のＯＥステージの出力ラッチをネゲート状態にし、
後続する１マシンサイクル命令についての演算結果を保
持させて第２の命令実行系のＯＷステージをウエイト状
態とし、その後、先行する複数マシンサイクル命令の完
了に合わせて前記後続する１マシンサイクル命令を完了
させることができるマシンサイクルとなった時点で、第
２の命令実行系のＯＷステージのウエイト状態を解除
し、保持させている演算結果の書込みを行わせるよう
に、命令の実行を制御する命令制御手段を設けて構成さ
れる。

【００１２】

【作用】本発明による命令制御方法においては、先行す
る複数マシンサイクル命令と同時に実行すべき後続する
１マシンサイクル命令を実行する第２の命令実行系のＯ
Ｗステージにウエイト状態を設定することにより、先行
する複数のマシンサイクル命令よりも後続する１マシン
サイクル命令が先に完了することなく、先行する複数マ
シンサイクル命令と後続する１マシンサイクル命令とを
同時に実行できるようにしており、また、本発明による
命令制御方法においては、前述の命令制御手段を設ける
ことにより、本発明による命令制御方法を実施すること
ができるようにしている。

【００１３】

【実施例】以下、図１〜図１０を参照して、本発明によ
るプロセッサの一実施例につき、本発明による命令制御
方法の一実施例の内容を含め、２命令を同時に実行する
ようにした場合を例にして説明する。

【００１４】図１は本発明によるプロセッサの一実施例
の要部を示すブロック図であり、１はプロセッサ本体、
２は命令実行の制御を行う命令制御部、３は命令の実行
を行う命令実行部、４はメモリへのアクセス等を制御す
るメモリ制御部、５は外部との間の情報の送受等を制御
するバス制御部である。

【００１５】ここに、命令制御部２において、６はメモ
リから取出した命令を格納するための命令キュー（命令
バッファ）、７、８は命令キュー６に格納されている命
令をデコードする命令デコーダである。

【００１６】また、９、１０はデコードされた命令を分
解して実行するためのマイクロプログラムを格納するマ
イクロプログラムユニット、１１はパイプライン処理の
ための制御を行うパイプライン制御部である。

【００１７】また、命令実行部３において、１２は命令
のアドレス部の内容に基づいてオペランドアドレスを計
算するアドレス計算部、１３はマイクロプログラムユニ
ット９、１０から出力されるマイクロプログラムに従っ
て必要な演算を行う演算部、１４はアドレス計算部１２
及び演算部１３に汎用レジスタとして使用されるレジス
タファイルである。

【００１８】また、メモリ制御部４において、１５はメ
モリに格納されている命令に対するアクセスを制御する
命令アクセス制御部、１６は命令の実行に必要なデータ
を格納するオペランドへのアクセスを制御するオペラン
ドアクセス制御部である。

【００１９】また、バス制御部５において、１７はアド
レスバスへのアドレスの出力を制御するアドレス制御
部、１８はバスを監視し、その使用を制御するバス監視
制御部、１９はデータの送受を行うデータ送受部であ
る。

【００２０】また、図２は命令制御部２及び命令実行部
３をより詳しく示す図であり、命令制御部２において、
２０、２１は汎用レジスタに対する命令のリード先、ラ
イト先をパイプラインのステージにわたって保持してい
るタグ格納部である。

【００２１】また、９Ａ、１０Ａはマイクロプログラム
を格納するマイクロプログラム格納部、９Ｂ、１０Ｂは
ネクストアドレスを保持しているネクストアドレス格納
部である。

【００２２】また、２４は同時に実行する命令のうち、
先行する命令を実行する命令実行系についてパイプライ
ン制御を行う第１パイプライン制御部であり、命令デコ
ーダ７や、マイクロプログラムユニット９等は、先行す
る命令を実行する命令実行系に含まれる。

【００２３】また、２５は同時に実行する命令のうち、
後続する命令を実行する命令実行系についてパイプライ
ン制御を行う第２パイプライン制御部であり、命令デコ
ーダ８や、マイクロプログラムユニット１０等は、後続
する命令を実行する命令実行系に含まれる。

【００２４】また、命令実行部３において、２６、２７
は命令のアドレス部に指定されている定数（ディスプレ
ースメント）を切り出して発生する定数発生部、２８、
２９はオペランドアドレスの計算に使用されるアドレス
加算器（ＡＵ）である。

【００２５】また、３０、３１は命令におけるアドレス
方式がイミディエートアドレス方式の場合にイミディエ
ート（即値）を切り出して発生するイミディエート発生
部、３２、３３は命令の実行に必要な演算を行うＡＬＵ
（算術論理演算ユニット）、３４、３５はＳＦＴ（シフ
タ）である。

【００２６】また、図３は本実施例で使用される命令の
形式を示しており、図中、ＯＰは命令コード部、Ｓはオ
ペランドサイズ指定部、Ｒはレジスタ指定部、＃１は即
値、ｄｉｓｐはディスプレースメント部、ｎは０を含む
正の整数であり、１６×ｎは拡張部が１６ビット単位で
可変であることを示している。

【００２７】そこで、本実施例においては、命令デコー
ダ７は、図４に示すように構成されており、命令デコー
ダ８についても同様である。図中、３６、３７は命令レ
ジスタ、３８〜４７はラッチである。

【００２８】また、４８は命令の先頭の命令コードをデ
コードする第１命令デコーダ、４９は命令が２オペラン
ド命令や拡張オペランド命令等（図３参照）のように２
個の命令コードを含んでいる場合に、２番目の命令コー
ドをデコードする第２命令デコーダである。

【００２９】また、５０はセレクタであり、このセレク
タ５０からはマイクロアドレス、タグ、マルチサイクル
指示信号が出力される。なお、マイクロアドレスはマイ
クロプログラムユニット９に供給され、タグはタグ格納
部２０に格納され、マルチサイクル指示信号は第１パイ
プライン制御部２４に供給される。

【００３０】また、５１は命令に含まれているアドレッ
シング情報をデコードするアドレッシングデコーダ、５
２は一命令を個々のデコード可能な長さに判定し、次々
とデコードしていく次ステージ遷移要求デコーダ、５３
は付加モードをデコードする付加モードデコーダであ
る。

【００３１】また、５４はアドレッシングデコーダ５１
及び付加モードデコーダ５３の出力に基づいてラッチ３
８〜４７、セレクタ５０、次ステージ遷移要求デコーダ
５２、付加モードデコーダ５３等を制御するデコードシ
ーケンサである。

【００３２】また、図５は第２パイプライン制御部２５
を示す図であり、図中、５５はＤＣステージ制御部、５
６はＡＣステージ制御部、５７はＭｉステージ制御部、
５８はＯＥステージ制御部、５９はＯＷステージ制御
部、６０〜６９はＯＲ回路、７０〜７５はＡＮＤ回路で
ある。

【００３３】また、ＤＣＷ要因、ＡＣＷ要因、ＭｉＷ要
因、ＯＥＷ要因は、それぞれ、ＤＣステージについての
ウエイト要因、ＡＣステージについてのウエイト要因、
Ｍｉステージについてのウエイト要因、ＯＥステージに
ついてのウエイト要因を意味している。

【００３４】また、ＤＣＲ要因、ＡＣＲ要因、ＭｉＲ要
因、ＯＥＲ要因は、それぞれ、ＤＣステージについての
リトライ（再実行）要因、ＡＣステージについてのリト
ライ要因、Ｍｉステージについてのリトライ要因、ＯＥ
ステージについてのリトライ要因の意味している。

【００３５】また、ＤＣＬＥ、ＡＣＬＥ、ＭｉＬＥ、Ｏ
ＥＬＥは、それぞれ、ＤＣステージの出力ラッチを制御
する信号、ＡＣステージの出力ラッチを制御する信号、
Ｍｉステージの出力ラッチを制御する信号、ＯＥステー
ジの出力ラッチを制御する信号である。

【００３６】また、ＤＣＲＯ、ＡＣＲＯ、ＭｉＲＯ、Ｏ
ＥＲＯは、それぞれ、ＤＣステージがリトライサイクル
であるか否かを示す信号、ＡＣステージがリトライサイ
クルであるか否かを示す信号、Ｍｉステージがリトライ
サイクルであるか否かを示す信号、ＯＥステージがリト
ライサイクルであるか否かを示す信号である。

【００３７】なお、７６は第１パイプライン制御部２４
内に設けている書込みステージ待機信号（以下、ＯＷＷ
ＡＩＴ信号という)生成回路を示しており、第１パイプ
ライン制御部２４は、ＯＷＷＡＩＴ信号生成回路７６を
設けている点及び後述するＯＷステージ制御部内に設け
られるＯＷステージ実行指示信号（以下、ＯＷＧＯ信号
という）生成回路の構成を異にする点を除き、第２パイ
プライン制御部２５と同様に構成されている。

【００３８】ここに、ＤＣステージ制御部５５、ＡＣス
テージ制御部５６、Ｍｉステージ制御部５７、ＯＥステ
ージ制御部５８、ＯＷステージ制御部５９は、例えば、
図６に示すように構成される。

【００３９】図中、７７〜８２はラッチ、８３〜８５は
ＯＲ回路、８６、８７はＡＮＤ回路、８８はＬ能動入力
端子を有するＡＮＤ回路、８９はインバータであり、ま
た、φ₀、φ₁、φ₂は４相クロックのうちの３個のクロ
ック、Ｖｉ、ＶＯはステージが有効であるか否かを示す
バリッド信号である。

【００４０】また、第１パイプライン制御部２４内に設
けられるＯＷＷＡＩＴ信号生成回路７６は、図７に示す
ように構成される。図中、９０〜９４はＤフリップフロ
ップ、９５、９６はＡＮＤ回路、９７はＯＲ回路、９８
はインバータである。

【００４１】また、第２パイプライン制御部２５のＯＥ
ステージ制御部５８内には、例えば、図８に示すような
ＯＷＧＯ信号生成回路が設けられる。図中、９９、１０
０はラッチ、１０１はＡＮＤ回路、１０２、１０３はＬ
能動入力端子を有するＡＮＤ回路、１０４はＯＲ回路で
ある。

【００４２】図９は本実施例の動作を説明するための図
であり、１マシンサイクル命令である命令１、２、４、
５、６と４マシンサイクル命令である命令３とが本実施
例により処理される流れを示している。

【００４３】なお、本実施例では、命令１、３、５は、
第１パイプライン制御部２４により制御される命令実行
系、即ち、同時に実行すべき命令のうち、先行する命令
を実行する命令実行系により実行され、命令２、４、６
は、第２パイプライン制御部２５により制御される命令
実行系、即ち、同時に実行すべき命令のうち、後続する
命令を実行する命令実行系により実行される。

【００４４】ここに、命令１及び命令２は、図９に示す
ように、従来の場合と同様にして、ＤＣ→ＡＣ→Ｍｉ→
ＯＥ→ＯＷの順に各ステージを実行することにより同時
に処理される（図１２参照）。

【００４５】また、命令３も、図９に示すように、従来
の場合と同様にして、ＤＣ→ＡＣ→Ｍｉ₁→Ｍｉ₂、ＯＥ
₁→Ｍｉ₃、ＯＥ₂、ＯＷ₁→Ｍｉ₄、ＯＥ₃、ＯＷ₂→Ｏ
Ｅ₄、ＯＷ₃→ＯＷ₄の順に各ステージが実行され、処理
される（図１２参照）。

【００４６】ここに、図１０は、命令３と命令４につい
て、パイプライン処理の流れをより詳しく示す図であ
り、命令３については、ＤＣout（デコーダ７からの出
力）、Ｍｉアドレス信号（マイクロプログラムユニット
９にアクセスするアドレス）、Ｍｉout（マイクロプロ
グラムユニット９からの出力）、第１ＯＷ支持信号（Ｏ
Ｗ₁ステージを指示する信号）、Ｍｉ終了指示信号（Ｍ
ｉステージの終了を指示する信号）、マルチサイクル指
示信号、ＯＷＷＡＩＴ信号を示している。

【００４７】また、命令４については、ＯＥＬＥ信号
（ＯＥステージの出力ラッチを制御する信号）、ＯＥＶ
Ｏ信号（ＯＥステージが有効であるか否かを示す信
号）、ＯＷＶｉ信号（ＯＷステージを動作させるか否か
を指示する信号）、ＯＷＶＯ信号（ＯＷステージが有効
であるか否かを示す信号）、ＯＷＧＯ信号を示してい
る。なお、１０５は汎用レジスタである。

【００４８】ここに、本実施例においては、命令３につ
いて、ＤＣステージでデコードが行われると、命令３は
４マシンサイクル命令であることから、マルチサイクル
指示信号がアサートされ、これが第１パイプライン制御
部２４のＯＷＷＡＩＴ信号生成回路７６に供給される。

【００４９】また、命令３について、Ｍｉ₁ステージが
終了すると、その出力に基づいて、ＯＷ₁ステージ時、
第１ＯＷ指示信号が出力され、これがＯＷＷＡＩＴ信号
生成回路７６に供給される。

【００５０】この結果、ＯＷＷＡＩＴ信号生成回路７６
からＯＷＷＡＩＴ信号が出力され、これが命令４のパイ
プライン処理を制御する第２パイプライン制御部２５の
ＯＥステージ制御部５８及びＯＷステージ制御部５９に
供給される。

【００５１】ここに、命令４は、命令３と同時にＤＣス
テージを実行し、ＯＥステージまでは連続して各ステー
ジが実行されるが、前述のように、ＯＷＷＡＩＴ信号が
第２パイプライン制御部２５のＯＥステージ制御部５８
及びＯＷステージ制御部５９に供給されることから、第
２パイプライン制御部２５のＯＥステージ制御部５８
は、ＯＥＬＥ信号をＬレベルにし、命令４の演算を実行
したＯＥステージの出力ラッチをネゲートにし、ＡＬＵ
３３による演算結果を保持させて命令４についてのＯＷ
ステージをウエイト状態とさせる。

【００５２】その後、命令３について、Ｍｉステージが
Ｍｉ₄ステージになると、Ｍｉ終了指示信号が出力さ
れ、これに対応して、Ｍｉ₄ステージの終了に合わせて
マルチサイクル指示信号のアサートが取り止められると
共に、その１マシンサイクル後に、ＯＷＷＡＩＴ信号の
アサートも取り止められる。

【００５３】これに対応して、第２パイプライン制御部
２５のＯＥステージ制御部５８は、ＯＥＬＥ信号をＨレ
ベルにし、命令４について演算を実行したＯＥステージ
の出力ラッチのネゲート状態を解除する。

【００５４】また、ＯＷステージ制御部５９内のＯＷＧ
Ｏ生成回路は、ＯＷＧＯ信号を生成し、命令４について
のＯＷステージのウエイト状態を解除し、保持されてい
た命令４についての演算結果を汎用レジスタ１０５に書
き込ませる。

【００５５】このように、本実施例では、先行する４マ
シンサイクル命令である命令３と、後続する１マシンサ
イクル命令である命令４とを同時に実行する場合、命令
４を実行する命令実行系のＯＥステージで命令４につい
ての演算が実行された後、このＯＥステージの出力ラッ
チをネゲート状態にし、命令４についての演算結果を保
持させて命令４についてのＯＷステージをウエイト状態
にし、命令３の完了に合わせて命令４を完了させること
ができるマシンサイクルとなった時点で、命令４につい
てのＯＷステージのウエイト状態を解除し、保持させて
いる演算結果を書き込ませるようにして、先行する命令
３よりも後続する命令４を先に完了させることなく、命
令３と命令４とを同時に実行できるようにしている。

【００５６】なお、命令５、６は、命令３について出力
されたＭｉ終了指示信号に対応してＤＣステージが開始
され、ＤＣ→ＡＣ→Ｍｉ→ＯＥ→ＯＷの順に各ステージ
が同時に実行され、処理される。

【００５７】

【発明の効果】以上のように、本発明による命令制御方
法及びプロセッサによれば、先行する複数マシンサイク
ル命令よりも後続する１マシンサイクル命令を先に完了
させることなく、先行する複数マシンサイクル命令と後
続する１マシンサイクル命令とを同時に実行することが
でき、命令列の処理時間の短縮化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の要部を示す図である。

【図２】本発明の一実施例を構成する命令制御部及び命
令実行部をより詳しく示す図である。

【図３】本発明の一実施例で使用される命令の形式を示
す図である。

【図４】本発明の一実施例を構成する命令デコーダを示
す図である。

【図５】本発明の一実施例を構成する第２パイプライン
制御部を示す図である。

【図６】第２パイプライン制御部を構成するパイプライ
ン・ステージ制御部を示す図である。

【図７】第１パイプライン制御部が設けるＯＷＷＡＩＴ
信号生成回路を示す図である。

【図８】第２パイプライン制御部のＯＷステージ制御部
に設けられるＯＷＧＯ信号生成回路を示す図である。

【図９】本発明の一実施例の動作を説明するための図で
ある。

【図１０】本発明の一実施例の動作を説明するための図
である。

【図１１】パイプライン処理により２個の命令を同時に
実行する場合の流れを示す図である。

【図１２】スーパスカラ方式を採用する従来のプロセッ
サが有する問題点を説明するための図である。

【符号の説明】

１プロセッサ本体２命令制御部３命令実行部４メモリ制御部５バス制御部

Claims

【特許請求の範囲】

【請求項１】パイプライン処理によって命令を実行する
プロセッサにおける命令制御方法であって、先行する複
数マシンサイクル命令と後続する１マシンサイクル命令
とをそれぞれ第１の命令実行系と第２の命令実行系とで
同時に実行する場合、前記第２の命令実行系の演算ステ
ージで前記後続する１マシンサイクル命令についての演
算が実行された後、前記第２の命令実行系の演算ステー
ジの出力ラッチをネゲート状態にし、前記後続する１マ
シンサイクル命令についての演算結果を保持させて前記
第２の命令実行系の演算結果書込みステージを待機状態
とし、その後、前記先行する複数マシンサイクル命令の
完了に合わせて前記後続する１マシンサイクル命令を完
了させることができるマシンサイクルとなった時点で、
前記第２の命令実行系の演算結果書込みステージの待機
状態を解除し、前記保持させている演算結果の書込みを
行わせるように、命令の実行を制御することを特徴とす
る命令制御方法。
【請求項２】パイプライン処理によって命令を実行する
プロセッサであって、少なくとも、第１の命令実行系と
第２の命令実行系とを有すると共に、先行する複数マシ
ンサイクル命令と後続する１マシンサイクル命令とをそ
れぞれ前記第１の命令実行系と前記第２の命令実行系と
で同時に実行する場合、前記第２の命令実行系の演算ス
テージで前記後続する１マシンサイクル命令についての
演算が実行された後、前記第２の命令実行系の演算ステ
ージの出力ラッチをネゲート状態にし、前記後続する１
マシンサイクルについての演算結果を保持させて前記第
２の命令実行系の演算結果書込みステージを待機状態と
し、その後、前記先行する複数マシンサイクル命令の完
了に合わせて前記後続する１マシンサイクル命令を完了
させることができるマシンサイクルになった時点で、前
記第２の命令実行系の演算結果書込みステージの待機状
態を解除し、前記保持させている演算結果の書込みを行
わせるように、命令の実行を制御する命令制御手段を有
していることを特徴とするプロセッサ。
【請求項３】前記命令制御手段は、前記第１の命令実行
系から出力される、マルチサイクルを指示するマルチサ
イクル指示信号と、第１演算結果書込みステージを指示
する第１演算結果書込みステージ指示信号と、マイクロ
プログラム読出しステージの終了を指示するマイクロプ
ログラム読出しステージ終了指示信号とから所定の制御
信号を生成し、該所定の制御信号を前記第２の命令実行
系のパイプライン制御部の演算ステージ制御部及び演算
結果書込みステージ制御部に供給することにより、前記
第２の命令実行系の演算ステージで前記後続する１マシ
ンサイクル命令についての演算が実行された後、前記第
２の命令実行系の演算ステージの出力ラッチをネゲート
状態にし、前記後続する１マシンサイクル命令について
の演算結果を保持させて前記第２の命令実行系の演算結
果書込みステージを待機状態とし、その後、前記先行す
る複数マシンサイクル命令の完了に合わせて前記後続す
る１マシンサイクル命令を完了させることができるマシ
ンサイクルとなった時点で、前記第２の命令実行系の演
算結果書込みステージの待機状態を解除し、前記保持さ
せている演算結果の書込みを行わせるように、命令を制
御することを特徴とする請求項２記載のプロセッサ。