JPH02204828A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、演算処理装置に関し、特に２進化１０進コー
ドで表わされた被乗数オペランドと乗数オペランドの１
０進乗算を行なう演算処理装置に関する。

［従来の技術］ 従来、この種の１０進乗算の演算処理は、被乗数オペラ
ンドに乗数オペランドを１０進１ケタずつ乗算した値を
順々に、手計算の場合と同様にケタ合せをしつつ１０進
加算して行く。そして、この演算処理では、この演算処
理に必要とされる被乗数オペランドの１０進倍数の値を
、乗数オペランド１ケタごとに毎回計算する方法がとら
れていた。

［発明が解決しようとする課題］ 従来の演算処理の方法では、被乗数オペランドの同一の
倍数を何回も使用する場合、毎回被乗数オペランドの１
０進倍数を計算する処理時間が必要であり、乗数オペラ
ンドのケタ数が増加するに従って、演算処理時間が増大
し、性能が低下するという欠点がある。

［課題を解決するための手段］ 本発明による演算処理装置は、被乗数オペランドの１０
進倍数を、乗数オペランドの１０進１ケタを読出し書込
みアドレスの一部として使用し、書込み読出しができる
データ格納手段と、そのデータ格納手段の被乗数オペラ
ンドの各々の１０進倍数個々の格納領域に対応して、１
０進倍数が格納されているか否かを示すフラグを格納す
るフラグ格納手段と、乗数オペランドの１０進１ケタに
よってフラグ格納手段より対応するフラグを取り出し、
演算処理装置を制御している制御記憶のマイクロ命令分
岐条件として出力する分岐条件出力手段とを有している
。

［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例による演算処理装置の構成を
示すブロック図である。

セレクタ１〜５は、データ格納手段１２．１０進加算器
１８、シフタ１９の出力データまたはメモリ（図示せず
）から与えられるオペランドデータを、制御記憶（ＣＳ
）の制御により選択してそれぞれ出力をデータ格納手段
１２、レジスタ７〜１０に与える。

データ格納手段１２は、本発明に関わる被乗数オペラン
ドの１０進倍数や演算の中間結果などを格納する複数ワ
ードの記憶回路であり、その書込み読出しアト、レスは
セレクタ１３より与えられる。

このセレクタ１３はその入力をアドレスレジスタ１４ま
たは制御記憶から与えられるアドレスを選択する。ここ
で、このアドレスレジスタ１４はその入力としてレジス
タ１０の下位４ビット受けるが、このレジスタ１０の下
位４ビツトは、乗数オペランドの１０進１ケタを取り出
すためのものである。

したがって、本実施例において、データ格納手段１２に
格納される被乗数オペランドの１０進倍数は、０倍から
９倍までがそれぞれアドレス０からアドレス９までに対
応して格納される。このアドレスレジスタ１４の出力は
また制御記憶に何倍の１０進倍数を生成するかをも与え
る。またアドレスレジスタ１４の出力はデコーダ１５を
通してフラグ格納手段１６であるレジスタに送られ、１
０進倍数がデータ格納手段１２に書込まれたとき対応す
るフラグを“１”にするように制御される。ここで、被
乗数オペランドの０倍は“０°であり命令の最初データ
格納手段１２をリセットした時に得られ、１倍は被乗数
オペランドそのものであるのでメモリから被乗数オペラ
ンドが与えられたとき、それをそのままデータ格納手段
１２のアドレス′１“に書込むことによって得られるの
で、０倍、１倍に対応するフラグ格納手段の値は値に１
ｍとされる。

分岐条件出力手段１７であるセレクタは、フラグ格納手
段１６の出力をレジスタ１０の下位４ビツトの出力によ
り選択して、分岐条件として制御記憶に出力する。

１０進加算器１８は被乗数オペランドの１０進倍数の生
成ならびに１０進乗算の演算処理にかかわる１０進デー
タの加算を行う。

シフタ１９は乗数オペラ、ンドの１０進１ケタの取り出
し、ならびに１０進乗算の演算処理にかかわる１０進デ
ータのケタ合せの処理を行なう。

また、セレクタ６は、データ格納手段１２．１０進加算
器１８、シフタ１９の出力を制御記憶の制御により選択
して、レジスタ１１に与える。

ここで、レジスタ１１は演算結果をメモリに出力するた
めのレジスタである。

また、これらレジスタ７〜１１、データ格納手段１２、
アドレスレジスタ１４、フラグ格納手段１６のセットリ
セットも制御記憶により制御される。

続いて本実施例の動作について、被乗数オペランドが“
４３７５“、乗数オペランドが“２３３′である場合を
例にとって説明する。

まず、命令の最初にデータ格納手段１２、レジスタ７〜
ｌＯ、フラグ格納手段１６の１０進倍数２倍から９倍を
示すビットは、リセットされる。

次にメモリより被乗数オペランドが与えられ、データ格
納手段１２のアドレス“１”に制御記憶の制御により格
納される。ついで、乗数オペランドがメモリより与えら
れ、レジスタ１０とデータ格納手段１２のアドレス１０
に格納される。

ここで、レジスタ１０の下位４ビツトは′３１であるの
で、分岐条件出力手段１７は、フラグ格納手段１６の１
０進倍数３倍に対応するフラグの値を出力するが、命令
の最初であるので、当然ではあるが′０＃を出力し、制
御記憶は、１０進倍数を生成してから演算処理を行うマ
イクロ命令ルーチンへ分岐する。このときレジスタ１０
の乗数オペランド’２３３’はシフタ１９で右４ビツト
シフトされ“２３”としてデータ格納手段１２のアドレ
ス″１０’に退避され、下位４ビツト“３”はアドレス
レジスタ１４に格納され、レジスタ１０はリセットされ
る。この１０進倍数を生成するマイクロ命令ルーチンで
は、まずデータ格納手段１２の制御記憶からのアドレス
“１°より被乗数オペランド“４３７５°を読出し、レ
ジスタ７．８に格納すると共に、レジスタ８の１０進乗
数の演算処理の中間結果（最初の処理であるのでまだ“
０“であるが）をデータ格納手段１２のアドレス″１１
°に退避する。

次にレジスタ７とレジスタ８の値を１０進加算し、まず
２倍の１０進倍数“８７５０“を得て、レジスタ７に格
納し、続いてまたレジスタ７の”８７５０’とレジスタ
８の’４３７５’を加算し、３倍の１０進倍数“１３１
２５“を得て、これはデータ格納手段１２にレジスタ１
０の下位４ビツトをセットしたアドレスレジスタ１４の
アドレス“３“により格納されると共にレジスタ９に格
納される。

また、フラグ格納手段１６の３倍の１０進倍数に対応す
るフラグが“１°にセットされ、被乗数オペランドの３
倍の１０進倍数が格納された事を示す。

次に、レジスタ９に格納された３倍の１０進倍数“１３
１２５’はシフタ１９でケタ合せを行ない（この場合、
１ケタ目の演算処理であるので０ケタシフトつまりはシ
フトしない。）、レジスタ７に格納されると共にデータ
格納手段１２のアドレス“１１°より中間結果“０゛を
読出してレジスタ８に格納する。

次に、レジスタ７の’１３１２５’とレジスタ８の“０
“を加算して、結果の“１３１２５“をレジスタ８に格
納すると共に、データ格納手段１２よりアドレス“１０
゛に退避されていた乗数オペランド“２３゛を読出して
レジスタ１０に格納し、乗数オペランド１ケタ目の計算
を完了する。

続いて、乗数オペランド２ケタ目の演算処理を開始する
。

まず、レジスタ１０の下位４ビツトは“３°であるので
、分岐条件出力手段１７はフラグ格納手段１６の１０進
倍数３倍に対応するフラグの値を出力するが、先はど１
ケタ目の演算処理において３倍の１０進倍数は生成され
ていて、フラグの値は′１“となっているので、′１′
″を出力する。

制御記憶は、１０進倍数をデータ格納手段１２がら読出
して演算処理を行なうマイクロ命令ルーチンへ分岐する
。このとき、先と同様にレジスタ１０の乗数オペランド
ｍ２３２はシフタ１９で右に４ビツトシフトされ′２″
としてデータ格納手段１２のアドレス″１０’に退避さ
れ、下位４ビツト“３“はアドレスレジスタ１４に格納
されレジスタ１０はリセットされる。このマイクロ命令
ルーチンでは、レジスタ１０の下位４ビツトをセットし
たアドレスレジスタ１４のアドレス“３″により、デー
タ格納手段１２のアドレス“３”より３倍の１０進倍数
“１３１２５”を読出して、レジスタ９に格納する。

次に、レジスタ９に格納された３倍の１０進倍数“１３
．１２５”はシフタ１９でケタ合せを行い（この場合２
ケタ目であるので１ケタシフトつまりは４ビツトシフト
する。）’１３１２５０″としてレジスタ７に格納され
る。

このとき、先はどの１ケタ目の演算処理と異なるのは、
１０進倍数の生成を行なわないため、レジスタ８には演
算処理の中間結果が残っている点である。

次に、レジスタ７の“１３１２５０”とレジスタ８の“
１３１２５°を加算して、結果の“１４４３７５”をレ
ジスタ８に格納すると共に、データ格納手段１２から制
御記憶よりのアドレス“１０°で退避されていた乗数オ
ペランド“２”を読出して、レジスタ１０に格納し、乗
数オペランド２ケタ目までの計算を完了する。

続いて、３ケタ目の演算処理を開始するが、乗数オペラ
ンドの３ケタ目は“２“であり、まだ１０進倍数が生成
されていないため、１ケタ目と同様の１０進倍数を生成
してから演算処理を行うマイクロ命令ルーチンで演算処
理が行われ、この場合、乗算オペランドは最後のケタで
あるので、レジスタ８には中間結果ではなく、１０進乗
算の結果が格納される。

ここで、マイクロ命令処理ルーチンは、これが最終ケタ
の処理であることを判断して、セレクタ６を通してレジ
スタ８への格納と同時にレジスタ１１に格納し、メモリ
に書込んで制御命令を終了する。

また上述の動作例において、最初３倍の１０進倍数を生
成したが、このときの中間結果として２倍の１０進倍数
を生成している。したがって、この２倍の１０進倍数を
制御記憶の制御により、レジスタ７に格納すると同時に
データ格納手段１２に格納し、フラグ格納手段１６の２
倍の１０進倍数に対応するフラグを１°とすることで、
最終ケタの演算処理において、２倍の１０進倍数を生成
する必要はなくなる。このように、ある倍数の１０進倍
数を生成する時に、その中間結果として得られる何倍か
の１０進倍数を、データ格納手段に格納し、対応する倍
数のフラグを“１°とするような倍数発生のマイクロ命
令ルーチンでは、乗数オペランドの内容によってその１
０進倍数が使用されるならば演算処理のより高速化が可
能となる。

［発明の効果］ 以上説明したように本発明は、データ格納手段に一度生
成した被乗数オペランドの１０進倍数を格納し、格納さ
れていることを示すフラグにより、同じ被乗数オペラン
ドの同じ１０進倍数の生成をスキップすることにより、
１０進乗算を高速化できるという効果がある。

８．９，１０．１１・・・データレジスタ、１２・・・
データ格納手段、１４・・・アドレスレジスタ、１５・
・・デコーダ、１６・・・フラグ格納手段、１７・・・
分岐条件出力手段、１８・・・１０進加算器、１９・・
・シフタ。

【図面の簡単な説明】

第１図は本発明の一実施例による演算処理装置の構成を
示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 １、制御記憶に格納されたマイクロ命令の指示に基づい
   て演算処理を行う演算処理装置であって、２進化１０進
   コードで表わされた被乗数オペランドと乗数オペランド
   の１０進乗算を行なう演算処理装置において、 被乗数オペランドの１０進倍数を、乗数オペランドの１
   ０進１ケタを読出し書込みアドレスの一部として、書込
   み読出しができるデータ格納手段と、 該データ格納手段の被乗数オペランドの各々の１０進倍
   数個々の格納領域に対応して、１０進倍数が格納されて
   いるか否かを示すフラグを格納するフラグ格納手段と、 乗数オペランドの１０進１ケタによって前記フラグ格納
   手段より対応するフラグを取り出し、前記制御記憶のマ
   イクロ命令分岐条件として出力する分岐条件出力手段と
   を含み、 演算処理に必要な乗数オペランド１０進１ケタを被乗数
   オペランドに乗算された値として使用される被乗数オペ
   ランドの１０進倍数が、前記データ格納手段に既に格納
   されていれば、それを読出して演算処理に給し、格納さ
   れていなければ、その１０進倍数を新に演算して前記デ
   ータ格納手段に書込むと共に演算処理に給するよう、マ
   イクロ命令を前記フラグ格納手段と分岐条件出力手段に
   より分岐させることを特徴とする演算処理装置。