JPH0479411A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH0479411A JPH0479411A JP2191012A JP19101290A JPH0479411A JP H0479411 A JPH0479411 A JP H0479411A JP 2191012 A JP2191012 A JP 2191012A JP 19101290 A JP19101290 A JP 19101290A JP H0479411 A JPH0479411 A JP H0479411A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ディジタル回路等に印加する電源電圧の変化
を監視する、パワーオンリセット回路に関するものであ
る。
を監視する、パワーオンリセット回路に関するものであ
る。
ディジタル回路等を構成しているトランジスタ等の素子
は、電源電圧が成る値以下であると誤動作する。そのた
め、誤った情報が記憶されたり、記憶されていた情報が
失われたり、あるいは他の回路に対して誤った信号を発
したりすることがある。 そのような事態に至るのを防ぐため、パワーオンリセッ
ト回路によって電源電圧を監視し、電圧値が成る値以上
になってからディジタル回路の動作を開始させたり、逆
に、以下になると直ちに動作を終了させて情報を安全に
退避させる等の処置が取られる。 第７図に、従来のパワーオンリセット回路を示す。第７
図において、１は抵抗、２はコンデンサ、３はインパー
ク、４は接続点、５は出力端子、１３は電源電圧端子、
１４は基板、ｖｌｌｌＤは電源電圧ＶＳＳは基板電圧で
ある。説明の便宜のため、ＶＳＳ−〇と仮定する。 接続点４は、抵抗１とコンデンサ２とを結ぶ線と、イン
バータ３の入力につながる線との接続点である。抵抗１
とコンデンサ２とは時定数回路を構成している。 第８図は、第７図の回路の動作を説明する図である。横
軸に時間Ｔ、縦軸に電圧■をとって、電源電圧■。、接
続点４の電圧である電圧■４．インバータ３の出力電圧
である電圧ｖ、゛の変化を示している。ＶＩＶはインバ
ータ３の入力の闇値であり、これを境にして出力が反転
する。 電源電圧ＶＤＤが投入されると、電圧■４は、抵抗１と
コンデンサ２によって定まる時定数に従って上昇する。 電圧ｖ４が閾値ＶＩＶに達する時刻ｔ１までは、インバ
ータ出力電圧■５はハイ（ｈｉｇｈ）である。閾値Ｖ＋
Ｖに達すると、反転してロー（Ｉｏ會）になる。 従って、インバータ３の出力がハイからローになると、
電源電圧は所望の値まで上昇したことを示している。こ
れ以後は、ディジタル回路を動作させても誤動作のおそ
れはない。 なお、パワーオンリセット回路に関する文献としては、
例えば、特開昭５６−６８０２７号公報がある。
は、電源電圧が成る値以下であると誤動作する。そのた
め、誤った情報が記憶されたり、記憶されていた情報が
失われたり、あるいは他の回路に対して誤った信号を発
したりすることがある。 そのような事態に至るのを防ぐため、パワーオンリセッ
ト回路によって電源電圧を監視し、電圧値が成る値以上
になってからディジタル回路の動作を開始させたり、逆
に、以下になると直ちに動作を終了させて情報を安全に
退避させる等の処置が取られる。 第７図に、従来のパワーオンリセット回路を示す。第７
図において、１は抵抗、２はコンデンサ、３はインパー
ク、４は接続点、５は出力端子、１３は電源電圧端子、
１４は基板、ｖｌｌｌＤは電源電圧ＶＳＳは基板電圧で
ある。説明の便宜のため、ＶＳＳ−〇と仮定する。 接続点４は、抵抗１とコンデンサ２とを結ぶ線と、イン
バータ３の入力につながる線との接続点である。抵抗１
とコンデンサ２とは時定数回路を構成している。 第８図は、第７図の回路の動作を説明する図である。横
軸に時間Ｔ、縦軸に電圧■をとって、電源電圧■。、接
続点４の電圧である電圧■４．インバータ３の出力電圧
である電圧ｖ、゛の変化を示している。ＶＩＶはインバ
ータ３の入力の闇値であり、これを境にして出力が反転
する。 電源電圧ＶＤＤが投入されると、電圧■４は、抵抗１と
コンデンサ２によって定まる時定数に従って上昇する。 電圧ｖ４が閾値ＶＩＶに達する時刻ｔ１までは、インバ
ータ出力電圧■５はハイ（ｈｉｇｈ）である。閾値Ｖ＋
Ｖに達すると、反転してロー（Ｉｏ會）になる。 従って、インバータ３の出力がハイからローになると、
電源電圧は所望の値まで上昇したことを示している。こ
れ以後は、ディジタル回路を動作させても誤動作のおそ
れはない。 なお、パワーオンリセット回路に関する文献としては、
例えば、特開昭５６−６８０２７号公報がある。
（問題点）
しかしながら、前記した従来のパワーオンリセット回路
には、次のような問題点があった。 第１の問題点は、時定数回路を構成するために、大なる
スペースを必要とするという点である。 第２の問題点は、電源電圧が変化してから検出できるま
でに、比較的長い時間を要すると共に、電源に瞬断（短
時間遮断されること）が生じた場合、それを検出するこ
とが出来ないという点である。 第３の問題点は、時定数回路を利用しているため、それ
を構成する抵抗およびコンデンサのバラツキの影響を受
け、最適の時定数特性を得ることが難しいという点であ
る。 （問題点の説明） 第３の問題点については、格別の説明は必要としないと
思われるので４．第１．第２の問題点について説明する
。 まず、第１の問題点について説明する。 パワーオンリセット回路の出力により動作の開始が指令
されるディジタル回路は、集積回路とされていることが
多い。従って、パワーオンリセット回路も半導体基板上
に集積回路として形成することが望ましいが、抵抗やコ
ンデンサを形成するのには、トランジスタを形成するの
に比し広い面積を必要とする。 次に、第２の問題点について説明する。 電圧ｖ４は１．コンデンサ２の充電によって変化するの
で、インバータ３の閾値まで到達するのには、比較的長
い時間を要する。そのため、瞬断の場合に検出できない
こともある。 例えば、第８図において、時刻ｔ２で電圧が遮断され、
２時刻す、３で復帰するという瞬断が生じたとする。電
圧Ｖ４は、時刻ｔ２より時定数に従って低下し始める。 しかし、インバータ３の閾値■１ｖまで低下しないうち
に電源が復帰して来るから、再び時定数に従って上界し
てしまう。従って、インバータ３の出力は変化しない。 このような場合、瞬断による電源電圧の変化を検出する
ことが出来ない。 本発明は、以上のような問題点を解決することを課題と
するものである。
には、次のような問題点があった。 第１の問題点は、時定数回路を構成するために、大なる
スペースを必要とするという点である。 第２の問題点は、電源電圧が変化してから検出できるま
でに、比較的長い時間を要すると共に、電源に瞬断（短
時間遮断されること）が生じた場合、それを検出するこ
とが出来ないという点である。 第３の問題点は、時定数回路を利用しているため、それ
を構成する抵抗およびコンデンサのバラツキの影響を受
け、最適の時定数特性を得ることが難しいという点であ
る。 （問題点の説明） 第３の問題点については、格別の説明は必要としないと
思われるので４．第１．第２の問題点について説明する
。 まず、第１の問題点について説明する。 パワーオンリセット回路の出力により動作の開始が指令
されるディジタル回路は、集積回路とされていることが
多い。従って、パワーオンリセット回路も半導体基板上
に集積回路として形成することが望ましいが、抵抗やコ
ンデンサを形成するのには、トランジスタを形成するの
に比し広い面積を必要とする。 次に、第２の問題点について説明する。 電圧ｖ４は１．コンデンサ２の充電によって変化するの
で、インバータ３の閾値まで到達するのには、比較的長
い時間を要する。そのため、瞬断の場合に検出できない
こともある。 例えば、第８図において、時刻ｔ２で電圧が遮断され、
２時刻す、３で復帰するという瞬断が生じたとする。電
圧Ｖ４は、時刻ｔ２より時定数に従って低下し始める。 しかし、インバータ３の閾値■１ｖまで低下しないうち
に電源が復帰して来るから、再び時定数に従って上界し
てしまう。従って、インバータ３の出力は変化しない。 このような場合、瞬断による電源電圧の変化を検出する
ことが出来ない。 本発明は、以上のような問題点を解決することを課題と
するものである。
前記課題を解決するため、本発明のパワーオンリセット
回路では、電圧降下が略一定値以上には上昇しない定電
圧回路素子と、該定電圧回路素子によソース電圧が与え
られ、監視すべき電源電圧によりゲート電圧が与えられ
るトランジスタと、該トランジスタのドレインに接続さ
れ電源電圧から電流を供給する電流路形成素子と、該電
流路形成素子と前記トランジスタとめ接続点に入力端子
が接続されたインバータとを具えることとした。 そのよ・うなパワーオンリセラＩ・回路を具体的に構成
するに際しては、インバータと、ソースが基板に接続さ
れゲートとドレインが一括接続された第１のＮチャンネ
ルエンハンスメント型１−ランジスタと、ソースが該第
１のＮチャンネルエンハンスメント型トランジスタのド
レインに接続され、ゲートが監視すべき電源電圧の端子
に接続され、ドレインが前記インバータの入力端子に接
続された第２のＮチャンネルエンハンスメント型トラン
ジスタと、ドレインが前記インハークの入力端子に接続
され、ソースが前記端子に接続され、ゲートが基板に接
続されたＰチャンネルエンハンスメント型トランジスタ
とを具えるものとすることが出来る。 また、インバータと、ソースが基板に接続されゲートと
ドレインが一括接続された第１のＮチャン２７レエンハ
ンスメご／ト型トランジスタと、ソースが該第１のＮチ
ャンネルエンハンスメント型トランジスタのドレインに
接続され、ゲートが監視すべき電源電圧の端子に接続さ
れ、ドレインが前記インバータの入力端子に接続された
第２のＮチャンネルエンハンスメント型トランジスタと
、ドレインが前記端子に接続され、ゲートおよびソース
が前記イ〉′ハークの入力端子に接続されたＮチャンネ
ルディプレッション型トランジスタとを具えるものとす
ることも出来る。
回路では、電圧降下が略一定値以上には上昇しない定電
圧回路素子と、該定電圧回路素子によソース電圧が与え
られ、監視すべき電源電圧によりゲート電圧が与えられ
るトランジスタと、該トランジスタのドレインに接続さ
れ電源電圧から電流を供給する電流路形成素子と、該電
流路形成素子と前記トランジスタとめ接続点に入力端子
が接続されたインバータとを具えることとした。 そのよ・うなパワーオンリセラＩ・回路を具体的に構成
するに際しては、インバータと、ソースが基板に接続さ
れゲートとドレインが一括接続された第１のＮチャンネ
ルエンハンスメント型１−ランジスタと、ソースが該第
１のＮチャンネルエンハンスメント型トランジスタのド
レインに接続され、ゲートが監視すべき電源電圧の端子
に接続され、ドレインが前記インバータの入力端子に接
続された第２のＮチャンネルエンハンスメント型トラン
ジスタと、ドレインが前記インハークの入力端子に接続
され、ソースが前記端子に接続され、ゲートが基板に接
続されたＰチャンネルエンハンスメント型トランジスタ
とを具えるものとすることが出来る。 また、インバータと、ソースが基板に接続されゲートと
ドレインが一括接続された第１のＮチャン２７レエンハ
ンスメご／ト型トランジスタと、ソースが該第１のＮチ
ャンネルエンハンスメント型トランジスタのドレインに
接続され、ゲートが監視すべき電源電圧の端子に接続さ
れ、ドレインが前記インバータの入力端子に接続された
第２のＮチャンネルエンハンスメント型トランジスタと
、ドレインが前記端子に接続され、ゲートおよびソース
が前記イ〉′ハークの入力端子に接続されたＮチャンネ
ルディプレッション型トランジスタとを具えるものとす
ることも出来る。
監視すべき電源電圧によりゲート電圧が与えられるトラ
ンジスタは、電源より電流路形成素子を経て電流が供給
される。 上記トランジスタが導通を始めたばかりの時には、前記
定電圧回路素子は、電源電圧の上昇に応じて上昇する電
圧を前記トランジスタのソースに与える。そのため、前
記トランジスタのゲート電圧が電源電圧によって上昇さ
れても、ソース電圧もそれを追いかけて上昇するので、
導通度は殆ど変化しない。 電源電圧の上昇が続き、前記定電圧回路素子の電圧が定
電圧に達すると、ソース電圧の上昇は止まる。それ以後
における電源電圧の上昇はゲートソース間電圧を増大さ
せるから、前記ｌ・ランジスタの導通度は増す。 その結果、前記トランジスタのドレイン電圧（つまりイ
ンバータの人力）は低下し、インバータの閾値を横切る
。これにより、電源電圧の所定値以上の上昇を検出する
ことが出来る。 電源電圧が下降丈る時の作用は、上記の作用を通番こ辿
って行ったものとなる。
ンジスタは、電源より電流路形成素子を経て電流が供給
される。 上記トランジスタが導通を始めたばかりの時には、前記
定電圧回路素子は、電源電圧の上昇に応じて上昇する電
圧を前記トランジスタのソースに与える。そのため、前
記トランジスタのゲート電圧が電源電圧によって上昇さ
れても、ソース電圧もそれを追いかけて上昇するので、
導通度は殆ど変化しない。 電源電圧の上昇が続き、前記定電圧回路素子の電圧が定
電圧に達すると、ソース電圧の上昇は止まる。それ以後
における電源電圧の上昇はゲートソース間電圧を増大さ
せるから、前記ｌ・ランジスタの導通度は増す。 その結果、前記トランジスタのドレイン電圧（つまりイ
ンバータの人力）は低下し、インバータの閾値を横切る
。これにより、電源電圧の所定値以上の上昇を検出する
ことが出来る。 電源電圧が下降丈る時の作用は、上記の作用を通番こ辿
って行ったものとなる。
以下、本発明の実施例を図面に基づいて詳細に説明する
。 （第１の実施例］ 第１図に、本発明の第１の実施例にかかわるパワーオン
リセット回路を示す。 （構 成） 第１図において、第７図と同じ符号のものは、第７図の
ものに対応している。そして、６はＰチャンネルエンハ
ンスメント型のトランジスタ、７８はＮチャンネルエン
ハンスメント型のトランジスタ（第１図中、６，７．８
の後の括弧内に記したｒｐｇ＝ 、 ｒＮＥＪの、ｒ
ｐＪは「ＰチャンネルＪ、’ＮＪは「ＮチャンネルＪ、
「ＥＪは「エンハンスメント型」を意味しているＬ
９．１０゜１１は浮遊容量、１２は接続点、１３は電
源電圧端子、１４は基板である。説明の便宜上、各トラ
ンジスタの閾値ＶＴＨは等しいとする。 トランジスタ６のソースＳは電源電圧端子１３に接続し
、ドレインＤはトランジスタ７のドレインＤに接続する
。トランジスタ６のゲートＧは、基板１４に接続する。 トランジスタ７のゲートＧは電源電圧端子１３に接続し
、ソースＳはトランジスタ８のドレインＤに接続する。 トランジスタ８のゲートＧはドレインＤに接続して、ダ
イオード接続とする。ソースＳは基板１４に接続する。 そして、トランジスタ６のドレインとトランジスタ７０
ドレインとの接続点４を、インバータ３の入力に接続す
る。 出力端子５から取り出される信号により、電源電圧ＶＤ
ＤＯ値の状態が検出される。 （動 作） 第２図〜第５図を参照しつつ、第１図の回路の動作を説
明する。 第２図は、電源電圧の変化を示す図である。電源が投入
されてから遮断されるまでを示している。 ■、■の部分は、それぞれ立ち上がり部、立ち下がり部
であり、第３図、第４図にそれらの拡大図を示す。 第３図は、電源電圧の立ち上がり時における第１図の回
路の動作を説明する図である。説明の便宜のため、時間
軸（横軸）方向に大きく拡大して描いである。 以下、電源電圧ＶＤＤの上昇に従って、動作を説明する
。 （１）トランジスタ６．７のゲート・ソース間電圧が、
閾値■Ｔ、ｌ（前述したように、両者は等しく作っであ
ると仮定している）に達するまでの期間（第３図の０点
よりＴ１点まで）。 この期間には、次のような理由により、各トランジスタ
は導通しない。 トランジスタ６では、ソースＳとゲート０間に電源電圧
ＶＤＤが印加されているから、ゲート・ソース間電圧は
■。ゎである。 トランジスタ７では、そのソースＳが接続されている接
続点１２の電圧は、当初は基板電圧■、。 （ゼロ）であり、ゲートＧには電源電圧ＶＤＤが印加さ
れているから、ゲート・ソース間電圧はやはり■。であ
る。 これらのゲート・ソース間電圧は、いずれも未だ閾値■
Ｔ□に達しないから、両トランジスタは導通しない。 トランジスタ８は、そのゲートＧが接続点１２に接続さ
れているから、トランジスタ７が導通して接続点１２の
電圧が上昇しないことには、導通しない。 接続点４には、電源電圧端子１３と接続点４間に存在す
る浮遊容量９を通じて電圧が伝えられる。 そのため、電圧■４は、電源電圧ＶＤ１１と共に上昇す
る。 （２）トランジスタ６．７のゲート・ソース間電圧が閾
値■Ｔ□に達してから、トランジスタ８のゲート・ソー
ス間電圧が閾値ＶＴＨに達する直前までの期間（第３図
のＴ１点よりＴ２点まで）。 トランジスタ６．７のゲート・ソース間電圧が閾値Ｖ７
Ｈに達すると、これらのトランジスタは導通を開始する
。すると、それらを通じて電流が流れ、浮遊容Ｍ１１が
充電される。その充電により、接続点１２の電圧■１□
は上昇する。第３図のＬ２の曲線の内、０点よりｄ点ま
での部分がそれを示している。 接続点１２の電圧Ｖ１２の上昇は、次の２つのことをも
たらす。 （ｉ） 第１は、トランジスタ７に対して、基板電圧
効果（Ｂｏｄｄｙ Ｅｆｆｅｃｔ、−ソース電圧ｖｓ
が基板電圧ＶＳＳに対して上昇すると、トランジスタを
導通させるのに必要とされるゲート電圧Ｖ、も上昇する
現象）を生ぜしめるとい・うことである。 なぜなら、電圧Ｖ１２が基板電圧ＶＳＳに対して上昇す
るとい・うごとは、接続点１２はトランジスタ７のソー
スＳに接続されているから、ソース電圧■、を基板電圧
ＶＳＳに対して上昇させるとい・うことにほかならない
からである。 もし、ソース電圧Ｖｓが固定した値であれば、基板電圧
効果が生じないから、ゲート電圧Ｖ、が電源電圧ＶＤＤ
の」−昇によって上昇されると、ゲ−１−・ソース間電
圧■Ｇｓは増大して闇値を超え去り、トランジスタ７の
導通度は増大する。 しかし、導通し始めて電流が流れるや、ソース電圧Ｖ、
が上昇すると、基板電圧効果のため、ゲート電圧■、が
もっと上昇しないと同じ導通度が保てない。逆に言うな
らば、ゲート電圧■６を−１−昇させても、それを追い
かけるようにしてソース電圧ＶＳが上昇してきたのでは
、ゲート・ソース間電圧ＶＧＳは増大せず、導通度は良
くならない。 時刻Ｔ１〜′ｒ′２では２トランジスク７はまさにその
ような状態で動作している。 つまり、電源電圧ｖＤＤが上昇すると、トランジスタ７
のソース電圧■、とゲート電圧Ｖ６は、両者の差電圧を
略一定（導通を開始した時の値）に保ったままで、上昇
される。第３図中のｆは、上記の略一定値の差電圧を示
している。 （ｉｉ） 接続点１２の電圧■１．の上昇がもたらず
第２のことは、トランジスタ８を導通に近づけるという
ことである。 第５図に、この例で使用しているような電界効果型トラ
ンジスタの電圧電流特性を示す。横軸はゲート・ソース
間電圧■６６．縦軸はドレイン電流１、である。特性を
マクロ的に見ると、ＶＯ３が成る値になった時に、ＩＤ
が急激に大になると考えてよい。しかし、ミクロ的に見
ると、ＶＧＳがＡの値位から少しずつ流れ始め、Ｂの値
位まではゆっくりと増大する。そして、ＶＣＳがそれ以
上に増大すると、■、は急激に増大する。 ダイオード接続されたトランジスタ８も第５図の特性に
従うが、接続点１２の電圧■１□がゲート・ソース間電
圧ＶＧｆｆｉである。それゆえ、電圧Ｖ１２が上昇する
と、トランジスタ８は導通に近づく。 （３）トランジスタ８が導通し始めてから後の期間（第
３図で、時刻Ｔ２以後） 電圧Ｖ１２が上昇して第５図のＡの値を超えることによ
り、Ｉ・ランジスタ８に電流が流れ始めるとい・うこと
は、第１図の浮遊容量１１に対して並列のバイパス路が
出来るごとに相当する。すると、浮遊容量１１の充電に
よる電圧Ｖ１□の」二昇は鈍る。 第３図にお、いて、ｖ＋ｇの上昇がｄの付近で鈍ってい
るのは、この時の状態を示している。 電圧Ｖ１２は、やがてトランジスタ８の閾値（第５図で
、Ｂより僅かに大きい値）までは上昇するが、それ以上
には上昇できず、はぼその闇値に固定される。第３図中
のｅの部分は、そのようになったＶＩ２を示している。 ｅの部分が横軸に完全に平行ではなく、僅かに上がり気
味になっているのは、第５図の特性曲線がＢより右方に
僅かに傾いていることに対応している。 接続点１２の電圧Ｖ１□は即ちＩ・ランジスタフのソー
ス電圧であるから、その上昇が錬りやがて固定されるこ
とにより、トランジスタ７における基板電圧効果も消失
する。 なお、トランジスタ７が上記のような動作をするのは、
電源電圧ＶＤＤが上昇して最終的な電圧値に到達する前
になるよう、各Ｉ〜ランジスタの特性を選定する。 ソース電圧が固定された後、電源電圧ＶＤＤが更に上昇
してゆくと、トランジスタ７のゲート・ソース間電圧は
増大し、トランジスタ７の導通度は急激に良くなる。そ
のため、接続点４の電圧Ｖ４も急激に低下する。第３図
中のｂは、ｖ４が低下し始める部分を示している。 もし、トランジスタ７の導通度が充分に良好となった時
のドレイン・ソース間の抵抗成分を、トランジスタ６の
それに比し充分に小となるよう設計しておけば、電圧ｖ
４は電圧■１□に略一致する（ｅの部分）。 このように、インバータ３の入力として使用する接続点
４の電圧Ｖ４は、電源電圧■、が上昇してゆくと、最初
は電源電圧ＶＤＤと共に上昇するが、途中でトランジス
タ８の闇値まで低下するという変化をする。 そこで、第３図に示すように、電圧■４の最も上昇した
時の値（第３図のｂの付近の電圧値）がインバータ３の
閾値Ｖｌｌｌより大になるようにし、その後低下した値
（ｅの付近の電圧値）が閾値■＋ｖより小になるように
する。 すると、電圧■４が閾値Ｖ＋Ｖより低下した時、インバ
ータ３の出力電圧Ｖ、はローからハイに転する。第３図
の時刻Ｔ３は、この時を示している。 このようにして、電源電圧ｖＤＤが所定値以上に」二昇
したことを検出することができる。 （４）電源電圧ＶＤＤが遮断された場合第２図の■の場
合であり、電源電圧は立ぢ下がる。第４図に、電源電圧
の立ち下がり時における第１図の回路の動作を説明する
図を示す。第３図と同じ符号のものは第３図と同じもの
を指し２、ダッシュ「゛」が付された符号は、第３図に
おいてダッシュが付されていない同じ符号のものに対応
する。 この場合の動作は、立ち上がり時の場合の動作の逆を辿
ることになるので、概要を述べるに留める。 電源電圧ｖＩｌＤが定常値より低下してくると、先ずト
ランジスタ７の導通度が悪くなり、電圧■。 が上昇する。この時、電圧■４は閾値Ｖ＋Ｖを横切り、
インバータ３の出力電圧をハイからローへ反転させる。 これにより、電源電圧■。Ｄが低下したことが検出され
る。 電源電圧ｖａｎが更に低下すると、電圧■１□も低下し
てトランジスタ８が導通しなくなる。電源電圧ＶＤＤが
閾値ＶＴＨより下がると、トランジスタ６７もオフとな
る。 〔第２の実施例］ 第６図に、本発明の第２の実施例にかかわるパワーオン
リセット回路を示す。 第１図の回路と異なる第１の点は、Ｐチャンネルエンハ
ンスメント型のトランジスタ６に換えて、Ｎチャンネル
ディプレッション型のトランジスタ６′ （括弧内に記
したｒＮＤＪの「Ｄ」は、「デイプレッション型Ｊを意
味する）を用いた点である。第２の点は、そのＮチャン
ネルトランジスタ６′のゲートＧを、接続点４に接続し
た点である。 動作は、第１の実施例と略同様であるので、詳細な説明
は省略する。 なお、第３図２第４図によれば、電源電圧の変化を検出
するまでに相当長時間かかるように見えるが、それは、
これらの図の時間軸が大幅に拡大して描いであるからで
ある。実際は、第２図に示されるような立ち上がり、立
ち下がりの極めて短い時間内に行われるわけであり、第
８図と対比することにより、従来に比べ如何に短時間で
行われるかが理解されよう。
。 （第１の実施例］ 第１図に、本発明の第１の実施例にかかわるパワーオン
リセット回路を示す。 （構 成） 第１図において、第７図と同じ符号のものは、第７図の
ものに対応している。そして、６はＰチャンネルエンハ
ンスメント型のトランジスタ、７８はＮチャンネルエン
ハンスメント型のトランジスタ（第１図中、６，７．８
の後の括弧内に記したｒｐｇ＝ 、 ｒＮＥＪの、ｒ
ｐＪは「ＰチャンネルＪ、’ＮＪは「ＮチャンネルＪ、
「ＥＪは「エンハンスメント型」を意味しているＬ
９．１０゜１１は浮遊容量、１２は接続点、１３は電
源電圧端子、１４は基板である。説明の便宜上、各トラ
ンジスタの閾値ＶＴＨは等しいとする。 トランジスタ６のソースＳは電源電圧端子１３に接続し
、ドレインＤはトランジスタ７のドレインＤに接続する
。トランジスタ６のゲートＧは、基板１４に接続する。 トランジスタ７のゲートＧは電源電圧端子１３に接続し
、ソースＳはトランジスタ８のドレインＤに接続する。 トランジスタ８のゲートＧはドレインＤに接続して、ダ
イオード接続とする。ソースＳは基板１４に接続する。 そして、トランジスタ６のドレインとトランジスタ７０
ドレインとの接続点４を、インバータ３の入力に接続す
る。 出力端子５から取り出される信号により、電源電圧ＶＤ
ＤＯ値の状態が検出される。 （動 作） 第２図〜第５図を参照しつつ、第１図の回路の動作を説
明する。 第２図は、電源電圧の変化を示す図である。電源が投入
されてから遮断されるまでを示している。 ■、■の部分は、それぞれ立ち上がり部、立ち下がり部
であり、第３図、第４図にそれらの拡大図を示す。 第３図は、電源電圧の立ち上がり時における第１図の回
路の動作を説明する図である。説明の便宜のため、時間
軸（横軸）方向に大きく拡大して描いである。 以下、電源電圧ＶＤＤの上昇に従って、動作を説明する
。 （１）トランジスタ６．７のゲート・ソース間電圧が、
閾値■Ｔ、ｌ（前述したように、両者は等しく作っであ
ると仮定している）に達するまでの期間（第３図の０点
よりＴ１点まで）。 この期間には、次のような理由により、各トランジスタ
は導通しない。 トランジスタ６では、ソースＳとゲート０間に電源電圧
ＶＤＤが印加されているから、ゲート・ソース間電圧は
■。ゎである。 トランジスタ７では、そのソースＳが接続されている接
続点１２の電圧は、当初は基板電圧■、。 （ゼロ）であり、ゲートＧには電源電圧ＶＤＤが印加さ
れているから、ゲート・ソース間電圧はやはり■。であ
る。 これらのゲート・ソース間電圧は、いずれも未だ閾値■
Ｔ□に達しないから、両トランジスタは導通しない。 トランジスタ８は、そのゲートＧが接続点１２に接続さ
れているから、トランジスタ７が導通して接続点１２の
電圧が上昇しないことには、導通しない。 接続点４には、電源電圧端子１３と接続点４間に存在す
る浮遊容量９を通じて電圧が伝えられる。 そのため、電圧■４は、電源電圧ＶＤ１１と共に上昇す
る。 （２）トランジスタ６．７のゲート・ソース間電圧が閾
値■Ｔ□に達してから、トランジスタ８のゲート・ソー
ス間電圧が閾値ＶＴＨに達する直前までの期間（第３図
のＴ１点よりＴ２点まで）。 トランジスタ６．７のゲート・ソース間電圧が閾値Ｖ７
Ｈに達すると、これらのトランジスタは導通を開始する
。すると、それらを通じて電流が流れ、浮遊容Ｍ１１が
充電される。その充電により、接続点１２の電圧■１□
は上昇する。第３図のＬ２の曲線の内、０点よりｄ点ま
での部分がそれを示している。 接続点１２の電圧Ｖ１２の上昇は、次の２つのことをも
たらす。 （ｉ） 第１は、トランジスタ７に対して、基板電圧
効果（Ｂｏｄｄｙ Ｅｆｆｅｃｔ、−ソース電圧ｖｓ
が基板電圧ＶＳＳに対して上昇すると、トランジスタを
導通させるのに必要とされるゲート電圧Ｖ、も上昇する
現象）を生ぜしめるとい・うことである。 なぜなら、電圧Ｖ１２が基板電圧ＶＳＳに対して上昇す
るとい・うごとは、接続点１２はトランジスタ７のソー
スＳに接続されているから、ソース電圧■、を基板電圧
ＶＳＳに対して上昇させるとい・うことにほかならない
からである。 もし、ソース電圧Ｖｓが固定した値であれば、基板電圧
効果が生じないから、ゲート電圧Ｖ、が電源電圧ＶＤＤ
の」−昇によって上昇されると、ゲ−１−・ソース間電
圧■Ｇｓは増大して闇値を超え去り、トランジスタ７の
導通度は増大する。 しかし、導通し始めて電流が流れるや、ソース電圧Ｖ、
が上昇すると、基板電圧効果のため、ゲート電圧■、が
もっと上昇しないと同じ導通度が保てない。逆に言うな
らば、ゲート電圧■６を−１−昇させても、それを追い
かけるようにしてソース電圧ＶＳが上昇してきたのでは
、ゲート・ソース間電圧ＶＧＳは増大せず、導通度は良
くならない。 時刻Ｔ１〜′ｒ′２では２トランジスク７はまさにその
ような状態で動作している。 つまり、電源電圧ｖＤＤが上昇すると、トランジスタ７
のソース電圧■、とゲート電圧Ｖ６は、両者の差電圧を
略一定（導通を開始した時の値）に保ったままで、上昇
される。第３図中のｆは、上記の略一定値の差電圧を示
している。 （ｉｉ） 接続点１２の電圧■１．の上昇がもたらず
第２のことは、トランジスタ８を導通に近づけるという
ことである。 第５図に、この例で使用しているような電界効果型トラ
ンジスタの電圧電流特性を示す。横軸はゲート・ソース
間電圧■６６．縦軸はドレイン電流１、である。特性を
マクロ的に見ると、ＶＯ３が成る値になった時に、ＩＤ
が急激に大になると考えてよい。しかし、ミクロ的に見
ると、ＶＧＳがＡの値位から少しずつ流れ始め、Ｂの値
位まではゆっくりと増大する。そして、ＶＣＳがそれ以
上に増大すると、■、は急激に増大する。 ダイオード接続されたトランジスタ８も第５図の特性に
従うが、接続点１２の電圧■１□がゲート・ソース間電
圧ＶＧｆｆｉである。それゆえ、電圧Ｖ１２が上昇する
と、トランジスタ８は導通に近づく。 （３）トランジスタ８が導通し始めてから後の期間（第
３図で、時刻Ｔ２以後） 電圧Ｖ１２が上昇して第５図のＡの値を超えることによ
り、Ｉ・ランジスタ８に電流が流れ始めるとい・うこと
は、第１図の浮遊容量１１に対して並列のバイパス路が
出来るごとに相当する。すると、浮遊容量１１の充電に
よる電圧Ｖ１□の」二昇は鈍る。 第３図にお、いて、ｖ＋ｇの上昇がｄの付近で鈍ってい
るのは、この時の状態を示している。 電圧Ｖ１２は、やがてトランジスタ８の閾値（第５図で
、Ｂより僅かに大きい値）までは上昇するが、それ以上
には上昇できず、はぼその闇値に固定される。第３図中
のｅの部分は、そのようになったＶＩ２を示している。 ｅの部分が横軸に完全に平行ではなく、僅かに上がり気
味になっているのは、第５図の特性曲線がＢより右方に
僅かに傾いていることに対応している。 接続点１２の電圧Ｖ１□は即ちＩ・ランジスタフのソー
ス電圧であるから、その上昇が錬りやがて固定されるこ
とにより、トランジスタ７における基板電圧効果も消失
する。 なお、トランジスタ７が上記のような動作をするのは、
電源電圧ＶＤＤが上昇して最終的な電圧値に到達する前
になるよう、各Ｉ〜ランジスタの特性を選定する。 ソース電圧が固定された後、電源電圧ＶＤＤが更に上昇
してゆくと、トランジスタ７のゲート・ソース間電圧は
増大し、トランジスタ７の導通度は急激に良くなる。そ
のため、接続点４の電圧Ｖ４も急激に低下する。第３図
中のｂは、ｖ４が低下し始める部分を示している。 もし、トランジスタ７の導通度が充分に良好となった時
のドレイン・ソース間の抵抗成分を、トランジスタ６の
それに比し充分に小となるよう設計しておけば、電圧ｖ
４は電圧■１□に略一致する（ｅの部分）。 このように、インバータ３の入力として使用する接続点
４の電圧Ｖ４は、電源電圧■、が上昇してゆくと、最初
は電源電圧ＶＤＤと共に上昇するが、途中でトランジス
タ８の闇値まで低下するという変化をする。 そこで、第３図に示すように、電圧■４の最も上昇した
時の値（第３図のｂの付近の電圧値）がインバータ３の
閾値Ｖｌｌｌより大になるようにし、その後低下した値
（ｅの付近の電圧値）が閾値■＋ｖより小になるように
する。 すると、電圧■４が閾値Ｖ＋Ｖより低下した時、インバ
ータ３の出力電圧Ｖ、はローからハイに転する。第３図
の時刻Ｔ３は、この時を示している。 このようにして、電源電圧ｖＤＤが所定値以上に」二昇
したことを検出することができる。 （４）電源電圧ＶＤＤが遮断された場合第２図の■の場
合であり、電源電圧は立ぢ下がる。第４図に、電源電圧
の立ち下がり時における第１図の回路の動作を説明する
図を示す。第３図と同じ符号のものは第３図と同じもの
を指し２、ダッシュ「゛」が付された符号は、第３図に
おいてダッシュが付されていない同じ符号のものに対応
する。 この場合の動作は、立ち上がり時の場合の動作の逆を辿
ることになるので、概要を述べるに留める。 電源電圧ｖＩｌＤが定常値より低下してくると、先ずト
ランジスタ７の導通度が悪くなり、電圧■。 が上昇する。この時、電圧■４は閾値Ｖ＋Ｖを横切り、
インバータ３の出力電圧をハイからローへ反転させる。 これにより、電源電圧■。Ｄが低下したことが検出され
る。 電源電圧ｖａｎが更に低下すると、電圧■１□も低下し
てトランジスタ８が導通しなくなる。電源電圧ＶＤＤが
閾値ＶＴＨより下がると、トランジスタ６７もオフとな
る。 〔第２の実施例］ 第６図に、本発明の第２の実施例にかかわるパワーオン
リセット回路を示す。 第１図の回路と異なる第１の点は、Ｐチャンネルエンハ
ンスメント型のトランジスタ６に換えて、Ｎチャンネル
ディプレッション型のトランジスタ６′ （括弧内に記
したｒＮＤＪの「Ｄ」は、「デイプレッション型Ｊを意
味する）を用いた点である。第２の点は、そのＮチャン
ネルトランジスタ６′のゲートＧを、接続点４に接続し
た点である。 動作は、第１の実施例と略同様であるので、詳細な説明
は省略する。 なお、第３図２第４図によれば、電源電圧の変化を検出
するまでに相当長時間かかるように見えるが、それは、
これらの図の時間軸が大幅に拡大して描いであるからで
ある。実際は、第２図に示されるような立ち上がり、立
ち下がりの極めて短い時間内に行われるわけであり、第
８図と対比することにより、従来に比べ如何に短時間で
行われるかが理解されよう。
以上述べた如き本発明のパワーオンリセット回路によれ
ば、次のような効果を奏する。 ■ 抵抗やコンデンサを使用せず、すべてトランジスタ
で構成できるので、集積化する場合、所要面積が少なく
て済む。 ■ 従来のものは、時定数回路を利用しているので、ど
うしてもある程度の時間の経過を必要とし、検出までに
時間かかかっていた。しかし、本発明では検出に時定数
回路を利用していないので、電圧が変化してから検出す
るまでの時間は極めて短く、電源に瞬断があっても容易
に検出することが出来る。 ■ 抵抗やコンデンサを使用していないので、それらの
ハラツ；１；に悩まされることがなくなった。
ば、次のような効果を奏する。 ■ 抵抗やコンデンサを使用せず、すべてトランジスタ
で構成できるので、集積化する場合、所要面積が少なく
て済む。 ■ 従来のものは、時定数回路を利用しているので、ど
うしてもある程度の時間の経過を必要とし、検出までに
時間かかかっていた。しかし、本発明では検出に時定数
回路を利用していないので、電圧が変化してから検出す
るまでの時間は極めて短く、電源に瞬断があっても容易
に検出することが出来る。 ■ 抵抗やコンデンサを使用していないので、それらの
ハラツ；１；に悩まされることがなくなった。
第１図・・・本発明の第１の実施例にかかわるパワーオ
ンリセット回路 第２図・・・電源電圧の変化を示す口 筒３図・・・電源電圧の立ち上がり時における第１図の
回路の動作を説明する図 第４図・・・電源電圧の立し下がり時における第１図の
回路の動作を説明する図 第５図・・・電界効果型トランジスタの電圧電流特性第
６図・・・本発明の第２の実施例にかかわるパワーオン
リセット回路
ンリセット回路 第２図・・・電源電圧の変化を示す口 筒３図・・・電源電圧の立ち上がり時における第１図の
回路の動作を説明する図 第４図・・・電源電圧の立し下がり時における第１図の
回路の動作を説明する図 第５図・・・電界効果型トランジスタの電圧電流特性第
６図・・・本発明の第２の実施例にかかわるパワーオン
リセット回路
Claims (3)
- （１）電圧降下が略一定値以上には上昇しない定電圧回
路素子と、 該定電圧回路素子によソース電圧が与えられ、監視すべ
き電源電圧によりゲート電圧が与えられるトランジスタ
と、 該トランジスタのドレインに接続され電源電圧から電流
を供給する電流路形成素子と、 該電流路形成素子と前記トランジスタとの接続点に入力
端子が接続されたインバータと、を具えたことを特徴と
するパワーオンリセット回路。 - （２）インバータと、 ソースが基板に接続されゲートとドレインが一括接続さ
れた第１のＮチャンネルエンハンスメント型トランジス
タと、 ソースが該第１のＮチャンネルエンハンスメント型トラ
ンジスタのドレインに接続され、ゲートか監視すべき電
源電圧の端子に接続され、ドレインが前記インバータの
入力端子に接続された第２のＮチャンネルエンハンスメ
ント型トランジスタと、 ドレインが前記インバータの入力端子に接続され、ソー
スが前記端子に接続され、ゲートが基板に接続されたＰ
チャンネルエンハンスメント型トランジスタと、 を具えたことを特徴とするパワーオンリセット回路。 - （３）インバータと、 ソースが基板に接続されゲートとドレインが一括接続さ
れた第１のＮチャンネルエンハンスメント型トランジス
タと、 ソースが該第１のＮチャンネルエンハンスメント型トラ
ンジスタのドレインに接続され、ゲートが監視すべき電
源電圧の端子に接続され、ドレインが前記インバータの
入力端子に接続された第２のＮチャンネルエンハンスメ
ント型トランジスタと、 ドレインが前記端子に接続され、ゲートおよびソースが
前記インバータの入力端子に接続されたＮチャンネルデ
ィプレッション型トランジスタとを具えたことを特徴と
するパワーオンリセット回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191012A JPH0736516B2 (ja) | 1990-07-19 | 1990-07-19 | パワーオンリセット回路 |
| US07/732,179 US5103115A (en) | 1990-07-19 | 1991-07-18 | Power-on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191012A JPH0736516B2 (ja) | 1990-07-19 | 1990-07-19 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479411A true JPH0479411A (ja) | 1992-03-12 |
| JPH0736516B2 JPH0736516B2 (ja) | 1995-04-19 |
Family
ID=16267410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191012A Expired - Fee Related JPH0736516B2 (ja) | 1990-07-19 | 1990-07-19 | パワーオンリセット回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5103115A (ja) |
| JP (1) | JPH0736516B2 (ja) |
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| US7388414B1 (en) | 2007-03-30 | 2008-06-17 | National Semiconductor Corporation | Wideband power-on reset circuit with glitch-free output |
| TWI545541B (zh) * | 2015-06-02 | 2016-08-11 | 瑞鼎科技股份有限公司 | 應用於顯示裝置之閘極驅動器的電源開啓重置電路 |
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| JPH0243811A (ja) * | 1988-08-03 | 1990-02-14 | Fuji Electric Co Ltd | 電子回路用リセット回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2616602B1 (fr) * | 1987-06-12 | 1989-10-13 | Thomson Semiconducteurs | Circuit de remise sous tension pour circuit integre en technologie mos |
| JP2772522B2 (ja) * | 1987-11-06 | 1998-07-02 | 日本電気アイシーマイコンシステム 株式会社 | パワーオン信号発生回路 |
| US4970408A (en) * | 1989-10-30 | 1990-11-13 | Motorola, Inc. | CMOS power-on reset circuit |
| US5039875A (en) * | 1989-11-28 | 1991-08-13 | Samsung Semiconductor | CMOS power-on reset circuit |
-
1990
- 1990-07-19 JP JP2191012A patent/JPH0736516B2/ja not_active Expired - Fee Related
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1991
- 1991-07-18 US US07/732,179 patent/US5103115A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0243811A (ja) * | 1988-08-03 | 1990-02-14 | Fuji Electric Co Ltd | 電子回路用リセット回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736516B2 (ja) | 1995-04-19 |
| US5103115A (en) | 1992-04-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |