JP3851001B2 - 静電気保護回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は静電気保護回路に係り、特に基板に形成されるＳＣＲのトリガ電圧を低くして性能を向上させることができる静電気保護回路に関する。
【０００２】
【従来の技術】
一般に、静電気によるデバイスの破壊は、配線膜と酸化膜のいずれかで生じるが、その大部分は熱的破壊である。
静電気によるデバイス破壊を減らす方法には、デバイス周囲の静電気発生原因を除去する１次的な方法と、デバイスに帯電する静電気を適切な保護回路を設けて内部回路には影響を与えることなく順次放電させる２次的な方法とがある。
上記保護回路は基板に高い静電気が加えられたとき動作するＳＣＲを形成させることが一般的に行われているが、その静電気保護回路として用いられるＳＣＲは電流電圧特性の高い効率性をもっているが、トリガ電圧が高いという欠点がある。
【０００３】
以下、添付図面を参照して従来の静電気保護回路について説明する。
図１は従来のＬＳＣＲ (Lateral SCR)静電気保護回路を示す構造断面図であり、図２は従来のＭＬＳＣＲ(Modified Lateral SCR)静電気保護回路を示す構造断面図である。
まず、図１に示すように、ＬＳＣＲは、半導体基板１と、基板１の所定領域に選択的に形成されたＮウェル領域２と、Ｎウェル領域２内に形成された第１、第２不純物領域３，４と、素子隔離膜でＮウェル２から分離された位置に形成された第３不純物領域５とを備えている。第１、第２不純物領域３，４はパッドに連結され、第３不純物領域５はＶSSラインに連結される。それらで形成される等価回路が同時に図示されている。
上記半導体基板１はＰ導電型であり、第２不純物領域４は基板１と同一の導電型であり、第１、第３不純物領域３，５は基板１と反対の導電型である。
【０００４】
この静電気保護回路は、図示のように第１、第３不純物領域３，５が水平ＮＰＮバイポーラトランジスタトランジスタのコレクタとエミッタとに接続され、第２不純物領域４が垂直ＰＮＰバイポーラトランジスタのエミッタに接続され、そのトランジスタのコレクタは第３不純物領域５に接続される。ここで、ＮＰＮバイポーラトランジスタとＰＮＰバイポーラトランジスタが互いに結合された構造とされ、結果的にＳＣＲ構造となっている。
次に、このように構成された従来のＬＳＣＲ静電気保護回路の動作について説明する。
パッドを通じて正（＋）電圧（静電気）が印加されると、Ｎウェル領域２と半導体基板１間のアバランシェブレークダウンが発生する。従って、ＰＮＰトランジスタが動作し、それによってＮＰＮトランジスタが動作して第３不純物領域５を通じてＶSSラインへ流れる電流が増加する。
【０００５】
しかし、アバランシェブレークダウンが発生しない限り動作せず、その寄生サイリスタのトリガ電圧（約４０Ｖ）が極めて高い。それを解決するために図２に示すＭＬＳＣＲが開発された。このＭＬＳＣＲは、図２に示すように半導体基板２０と、基板２０の所定領域に選択的に形成されたＮウェル領域２１と、Ｎウェル領域２１内に形成された第１、第２不純物領域２２，２３と、Ｎウェル領域２１と半導体基板２０との境界部に形成された第３不純物領域２４と、素子隔離膜でＮウェル領域２１と第３不純物領域２４とから分離されて形成された第４不純物領域２５とを備えている。第１、第２不純物領域２２，２３はパッドに連結され、第４不純物領域２５はＶSSラインに連結され、第３不純物領域２４はトリガ拡散領域である。
ここで、半導体基板２０はＰ導電型であり、第２不純物領域２３は基板２０と同一の導電型であり、第１、第３、第４不純物領域２２，２４，２５は基板２０と反対の導電型である。
【０００６】
このような静電気保護回路の等価回路が図に示すように形成される。すなわち、第１、第４不純物領域２２，２５と基板とで水平ＮＰＮバイポーラトランジスタを構成し、第２不純物領域２３と基板とで垂直ＰＮＰバイポーラトランジスタを構成する。
次に、前記のように構成された従来のＭＬＳＣＲ静電気保護回路の動作について説明する。
パッドを通じて正（＋）電圧（静電気）が印加されると、第３不純物領域２４と半導体基板２０間にアバランシェブレークダウンが発生する。従って、第４不純物領域２５を通じてＶSSラインへ流れる電流が増加する。これは垂直ＰＮＰバイポーラトランジスタがターンオンされた後、引き続き水平ＮＰＮバイポーラトランジスタがターンオンされ、第３不純物領域とＰウェルのアバランシェブレークダウン電圧でトリガ電圧が決定されるので、ＬＳＣＲよりトリガ電圧は約２０Ｖ程度低くなる。
【０００７】
図３は従来のＬＶＴＳＣＲ（low voltage triggering SCR）静電気保護回路を示すもので、ｂが構造断面図で、ａがその回路的構成図である。
図３ａに示すように、エミッタがＶSSラインに連結され、コレクタが抵抗３４を介して出力パッドに連結される第１トランジスタ３１と、エミッタが出力パッドに連結され、コレクタが第１トランジスタ３１のベースに接続される第２トランジスタ３２と、ソースが第２トランジスタ３２のベースに接続され、ドレインが第１トランジスタ３１のエミッタに接続され、ゲートがＶSSラインに連結されるＮＭＯＳトランジスタ３３と、第１トランジスタ３１のコレクタと出力パッドとの間に形成されたＮウェル抵抗３４と、第２トランジスタ３２のコレクタと第１トランジスタ３１のエミッタとの間に形成された基板抵抗３５とから構成される。第１トランジスタ３１はＮＰＮバイポーラトランジスタであり、第２トランジスタ３２はＰＮＰバイポーラトランジスタである。
【０００８】
図３ｂに示すように、上記保護回路は、基板４０と、基板４０の所定領域に選択的に形成されたＮウェル領域４１と、Ｎウェル領域４１内の基板４０に形成された第１、第２不純物領域４２，４３と、半導体基板４０上の所定領域にゲート酸化膜を介して形成されたＮＭＯＳトランジスタ３３のゲート電極４４と、ゲート電極４４の両側の半導体基板４０に形成された第３、第４不純物領域４５，４６とを備えている。
第３不純物領域４５はＮウェル領域４１と半導体基板４０との境界部に形成され、第２不純物領域４３とは素子隔離膜を間に挟んで隣り合っている。
半導体基板４０はＰ導電型であり、第２不純物領域４３は基板４０と同一の導電型であり、第１、第３、第４不純物領域４２，４５，４６は基板４０と反対の導電型である。第１、第２不純物領域４２，４３は出力パッドに連結され、ゲート電極４４及び第４不純物領域４６はＶSSラインに連結される。
【０００９】
このような静電気保護回路は、第３、第４不純物領域４５，４６とゲート電極４４が一つのＭＯＳトランジスタを構成し、第１、第４不純物領域４２，４６がＮＰＮバイポーラトランジスタのコレクタとエミッタとに接続され、第２不純物領域４３がＰＮＰバイポーラトランジスタのエミッタに接続されている。
【００１０】
次に、前記のように構成された従来のＬＶＴＳＣＲ静電気保護回路の動作について説明する。
図３ａ、ｂに示すように、パッドを通じて正（＋）電圧（静電気）が印加されると、第３不純物領域４５と半導体基板４０（Ｐウェル）のアバランシェブレークダウンが発生する。従って、第３不純物領域４５とＰ型ウェル４０と第４不純物領域４６とから構成されたラテラルＮＰＮバイポーラトランジスタのターンオンによりＬＶＳＣＲがトリガされる。ＭＬＳＣＲでは、ラテラルＮＰＮトランジスタの第３不純物領域２４と第４不純物領域２５との間にフィールド酸化膜があるが、ＬＶＴＳＣＲではＮＰＮバイポーラトランジスタの間にＭＯＳトランジスタ３３があり、これがＬＶＴＳＣＲのトリガ電圧を低くするのに寄与するため、ＭＬＳＣＲよりもトリガ電圧が低くなる（約１３Ｖ）。
【００１１】
【発明が解決しようとする課題】
しかし、従来の静電気保護回路では次のような問題点があった。
半導体チップの高集積化に伴ってゲート酸化膜の厚さが段々薄くなり、これによってさらに低いトリガ電圧の静電気保護トリガが要求される。
従って、静電気保護回路のトリガ電圧が酸化膜ブレークダウン電圧より大きくなると、静電気保護回路現象が生じる時に内部回路側のゲート酸化膜に損傷が発生する。
本発明はかかる従来の問題点を解決するためのもので、その目的はトリガ電圧を低くして静電気保護回路のより一層の効率の向上を図ることができる静電気保護回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の静電気保護回路は、第１導電型半導体基板の所定領域に形成された第２導電型ウェルと、第２導電型ウェル内に形成された第２導電型の第１不純物領域と第１導電型の第２不純物領域と、半導体基板と分離されるように半導体基板上に形成された第１ゲート電極と、その第１ゲート電極と絶縁層を介して第１ゲート電極上に形成された第２ゲート電極と、基板の第１、第２ゲート電極の両側に形成された第２導電型の第３、第４不純物領域と、第４不純物領域と素子隔離膜を介して半導体基板に形成された第２導電型の第５不純物領域とを備え、パッドが第１不純物領域と第２不純物領域とに接続され、かつその出力パッドが第５不純物領域を介して前記第２ゲート電極に接続されていることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付図面を参照して本発明の静電気保護回路を詳細に説明する。
図４ａは本発明実施形態のコントロールゲートＳＣＲ静電気ゲート回路を示す回路構成図であり、図４ｂはそのコントロールゲートＳＣＲ静電気保護回路を用いた基板上の構造断面図である。
まず、図４ａに示すように、コレクタがＮウエル抵抗を介してパッドに連結され、エミッタがＶSSラインに連結される第１トランジスタ４１と、コレクタが第１トランジスタ４１のベースに接続され、エミッタが出力パッドに連結され、コレクタが基板抵抗を介してＶSSに接続される第２トランジスタ４２と、ソースが第２トランジスタ４２のベースに接続され、ドレインが第１トランジスタ４１のエミッタに接続され、コントロールゲートが出力パッドに抵抗４６を介して連結されるＭＯＳトランジスタ４３とを備えている。抵抗４６は後述の不純物領域５８の不純物抵抗である。さらに、ダイオード４７のカソードが出力パッドに接続されている。第１トランジスタ４１はＮＰＮバイポーラトランジスタであり、第２トランジスタ４２はＰＮＰバイポーラトランジスタである。
【００１４】
基板５０では図４ｂに示すように、所定の領域に選択的に形成されたＮウェル領域５１と、Ｎウェル５１内に形成された第１、第２不純物領域５２，５３と、基板５０上の所定領域にゲート酸化膜を介して形成された第一ゲート電極となるフローティングゲート電極５４と、フローティングゲート電極５４上に絶縁膜を介して形成された第２ゲート電極となるコントロールゲート電極５５と、フローティングゲート電極５４の両側に形成された第３、第４不純物領域５６，５７と、第４不純物領域５７と素子隔離膜を間に挟んでＮウェル領域５１でなく半導体基板５０に形成された第５不純物領域５８と備えている。
【００１５】
第３不純物領域５６はＮウェル領域５１と半導体基板５０との境界部に形成され、かつＮウェル内の第２不純物領域５３と素子隔離膜で分離して形成される。半導体基板５０はＰ導電型であり、第２不純物領域５３は基板５０と同一の導電型であり、第１、第３、第４、第５不純物領域５２，５６，５７，５８は基板５０と反対の導電型である。
また、前記第１、第２不純物領域５２，５３はパッドに連結され、コントロールゲート電極５５は第５不純物領域５８を通じてパッドに連結され、第１不純物領域５７はＶSSラインに連結される。
【００１６】
このような静電気保護回路は、第３、第４不純物領域５６，５７、フローティングゲート電極５４及びコントロールゲート電極５５とで一つのＭＯＳトランジスタ４３を形成し、第１、第４不純物領域５２，５７と基板とでＮＰＮバイポーラトランジスタ４１を構成し、第２不純物領域５３がＰＮＰバイポーラトランジスタ４２のエミッタに接続されている。トランジスタ４２のベースはＭＯＳトランジスタのソースすなわち第３不純物領域５６に接続されている。また、前記した不純物抵抗４６は不純物領域５８の抵抗である。
そして、半導体基板５０とフローティングゲート電極５４との間には第１キャパシタＣ１が存在し、フローティングゲート電極５４とコントロールゲート電極５５との間には第２キャパシタＣ２が存在する。ここで、第２キャパシタＣ２の容量は第１キャパシタＣ１の容量より非常に大きい。
【００１７】
次に、前述した本実施形態のコントロールゲートＳＣＲ静電気保護回路の動作について説明する。
パッドを通じて正（＋）電圧（静電気）が印加されると、Ｎウェル領域５１と半導体基板５０のジャンクションにブレークダウン現象が発生し、基板抵抗４５の電圧が上昇して、トランジスタ４１による第４不純物領域５７を通じてＶSSラインへ流れるＮウェル電流が増加し、これはＮウェル領域５１のさらなる電圧上昇をもたらして結局ＮＰＮバイポーラトランジスタがオンとなる。また、同時に第５不純物領域５８を通じてコントロールゲート電極５５にパルスが印加される。このコントロールゲート電極５５に印加される電圧をＶugとすると、フローティングゲート電極５４に印加される電圧は、Ｖug×Ｃ1／（Ｃ1＋Ｃ2）となる。
【００１８】
このフローティングゲート電極５４に印加される電位は第１キャパシタＣ１と第２キャパシタＣ２の調節によって調整可能である。第１キャパシタＣ１がゲート酸化膜によりその容量が固定されるので、第２キャパシタＣ２のキャパシタンスを変化させることにより任意に変化させることができる。
そしてフローティング電極５４がフローティングされているので、フローティングゲート電極５４に印加される電圧がＭＯＳトランジスタ４３のターンオン時間を早くしてＳＣＲの動作を早くし、トリガ電圧を低くすることができる。
もし、陰（−）電圧（静電気）が印加されると、第５不純物領域５８と半導体基板５０間のダイオード４７が動作して、第４、第５不純物領域５７，５８と素子隔離膜とで形成される寄生トランジスタが動作して放電経路が形成される。もちろん、ＭＯＳトランジスタ４３のフィールドプレートダイオードも動作する。
【００１９】
【発明の効果】
以上に説明したように、本発明の静電気保護回路では次のような効果がある。請求項１の発明によれば、第１、第２ゲート電極の間に存在する容量値を調節してＳＣＲのトリガ電圧を低くすることができるので、保護回路としての性能をより向上させることができる。
請求項２の発明によれば、静電圧の静電気が生じる時、フローティングゲートに加えられる電位がＰＮＰトランジスタのターンオンを早め、かつそのオン電圧を小さくできるので、ＳＣＲのトリガ電圧を低くすることができる。
請求項３の発明によれば、陰電圧の静電気が生じる時、第５不純物領域が順バイアスされて静電気を効率的に放電させることができる。
【図面の簡単な説明】
【図１】 従来のＬＳＣＲ静電気保護回路を示した構造断面図である。
【図２】 従来のＭＬＳＣＲ静電気保護回路を示した構造断面図である。
【図３】 従来のＬＶＴＳＣＲ静電気保護回路を示した回路構成図（ａ）とその基板上の構造断面図（ｂ）である。
【図４】 本発明実施形態のコントロールゲートＳＣＲ静電気保護回路を示した回路構成図（ａ）とその回路の基板上の構造断面図（ｂ）である。
【符号の説明】
４１ 第１トランジスタ
４２ 第２トランジスタ
４３ ＮＭＯＳトランジスタ
４４ Ｎウェル抵抗
４５ 基板抵抗
４６ 不純物抵抗
４７ ダイオード
５０ 半導体基板
５１ Ｎウェル領域
５２ 第１不純物領域
５３ 第２不純物領域
５４ フローティングゲート電極
５５ コントロールゲート電極
５６ 第３不純物領域
５７ 第４不純物領域
５８ 第５不純物領域
【発明の属する技術分野】
本発明は静電気保護回路に係り、特に基板に形成されるＳＣＲのトリガ電圧を低くして性能を向上させることができる静電気保護回路に関する。
【０００２】
【従来の技術】
一般に、静電気によるデバイスの破壊は、配線膜と酸化膜のいずれかで生じるが、その大部分は熱的破壊である。
静電気によるデバイス破壊を減らす方法には、デバイス周囲の静電気発生原因を除去する１次的な方法と、デバイスに帯電する静電気を適切な保護回路を設けて内部回路には影響を与えることなく順次放電させる２次的な方法とがある。
上記保護回路は基板に高い静電気が加えられたとき動作するＳＣＲを形成させることが一般的に行われているが、その静電気保護回路として用いられるＳＣＲは電流電圧特性の高い効率性をもっているが、トリガ電圧が高いという欠点がある。
【０００３】
以下、添付図面を参照して従来の静電気保護回路について説明する。
図１は従来のＬＳＣＲ (Lateral SCR)静電気保護回路を示す構造断面図であり、図２は従来のＭＬＳＣＲ(Modified Lateral SCR)静電気保護回路を示す構造断面図である。
まず、図１に示すように、ＬＳＣＲは、半導体基板１と、基板１の所定領域に選択的に形成されたＮウェル領域２と、Ｎウェル領域２内に形成された第１、第２不純物領域３，４と、素子隔離膜でＮウェル２から分離された位置に形成された第３不純物領域５とを備えている。第１、第２不純物領域３，４はパッドに連結され、第３不純物領域５はＶSSラインに連結される。それらで形成される等価回路が同時に図示されている。
上記半導体基板１はＰ導電型であり、第２不純物領域４は基板１と同一の導電型であり、第１、第３不純物領域３，５は基板１と反対の導電型である。
【０００４】
この静電気保護回路は、図示のように第１、第３不純物領域３，５が水平ＮＰＮバイポーラトランジスタトランジスタのコレクタとエミッタとに接続され、第２不純物領域４が垂直ＰＮＰバイポーラトランジスタのエミッタに接続され、そのトランジスタのコレクタは第３不純物領域５に接続される。ここで、ＮＰＮバイポーラトランジスタとＰＮＰバイポーラトランジスタが互いに結合された構造とされ、結果的にＳＣＲ構造となっている。
次に、このように構成された従来のＬＳＣＲ静電気保護回路の動作について説明する。
パッドを通じて正（＋）電圧（静電気）が印加されると、Ｎウェル領域２と半導体基板１間のアバランシェブレークダウンが発生する。従って、ＰＮＰトランジスタが動作し、それによってＮＰＮトランジスタが動作して第３不純物領域５を通じてＶSSラインへ流れる電流が増加する。
【０００５】
しかし、アバランシェブレークダウンが発生しない限り動作せず、その寄生サイリスタのトリガ電圧（約４０Ｖ）が極めて高い。それを解決するために図２に示すＭＬＳＣＲが開発された。このＭＬＳＣＲは、図２に示すように半導体基板２０と、基板２０の所定領域に選択的に形成されたＮウェル領域２１と、Ｎウェル領域２１内に形成された第１、第２不純物領域２２，２３と、Ｎウェル領域２１と半導体基板２０との境界部に形成された第３不純物領域２４と、素子隔離膜でＮウェル領域２１と第３不純物領域２４とから分離されて形成された第４不純物領域２５とを備えている。第１、第２不純物領域２２，２３はパッドに連結され、第４不純物領域２５はＶSSラインに連結され、第３不純物領域２４はトリガ拡散領域である。
ここで、半導体基板２０はＰ導電型であり、第２不純物領域２３は基板２０と同一の導電型であり、第１、第３、第４不純物領域２２，２４，２５は基板２０と反対の導電型である。
【０００６】
このような静電気保護回路の等価回路が図に示すように形成される。すなわち、第１、第４不純物領域２２，２５と基板とで水平ＮＰＮバイポーラトランジスタを構成し、第２不純物領域２３と基板とで垂直ＰＮＰバイポーラトランジスタを構成する。
次に、前記のように構成された従来のＭＬＳＣＲ静電気保護回路の動作について説明する。
パッドを通じて正（＋）電圧（静電気）が印加されると、第３不純物領域２４と半導体基板２０間にアバランシェブレークダウンが発生する。従って、第４不純物領域２５を通じてＶSSラインへ流れる電流が増加する。これは垂直ＰＮＰバイポーラトランジスタがターンオンされた後、引き続き水平ＮＰＮバイポーラトランジスタがターンオンされ、第３不純物領域とＰウェルのアバランシェブレークダウン電圧でトリガ電圧が決定されるので、ＬＳＣＲよりトリガ電圧は約２０Ｖ程度低くなる。
【０００７】
図３は従来のＬＶＴＳＣＲ（low voltage triggering SCR）静電気保護回路を示すもので、ｂが構造断面図で、ａがその回路的構成図である。
図３ａに示すように、エミッタがＶSSラインに連結され、コレクタが抵抗３４を介して出力パッドに連結される第１トランジスタ３１と、エミッタが出力パッドに連結され、コレクタが第１トランジスタ３１のベースに接続される第２トランジスタ３２と、ソースが第２トランジスタ３２のベースに接続され、ドレインが第１トランジスタ３１のエミッタに接続され、ゲートがＶSSラインに連結されるＮＭＯＳトランジスタ３３と、第１トランジスタ３１のコレクタと出力パッドとの間に形成されたＮウェル抵抗３４と、第２トランジスタ３２のコレクタと第１トランジスタ３１のエミッタとの間に形成された基板抵抗３５とから構成される。第１トランジスタ３１はＮＰＮバイポーラトランジスタであり、第２トランジスタ３２はＰＮＰバイポーラトランジスタである。
【０００８】
図３ｂに示すように、上記保護回路は、基板４０と、基板４０の所定領域に選択的に形成されたＮウェル領域４１と、Ｎウェル領域４１内の基板４０に形成された第１、第２不純物領域４２，４３と、半導体基板４０上の所定領域にゲート酸化膜を介して形成されたＮＭＯＳトランジスタ３３のゲート電極４４と、ゲート電極４４の両側の半導体基板４０に形成された第３、第４不純物領域４５，４６とを備えている。
第３不純物領域４５はＮウェル領域４１と半導体基板４０との境界部に形成され、第２不純物領域４３とは素子隔離膜を間に挟んで隣り合っている。
半導体基板４０はＰ導電型であり、第２不純物領域４３は基板４０と同一の導電型であり、第１、第３、第４不純物領域４２，４５，４６は基板４０と反対の導電型である。第１、第２不純物領域４２，４３は出力パッドに連結され、ゲート電極４４及び第４不純物領域４６はＶSSラインに連結される。
【０００９】
このような静電気保護回路は、第３、第４不純物領域４５，４６とゲート電極４４が一つのＭＯＳトランジスタを構成し、第１、第４不純物領域４２，４６がＮＰＮバイポーラトランジスタのコレクタとエミッタとに接続され、第２不純物領域４３がＰＮＰバイポーラトランジスタのエミッタに接続されている。
【００１０】
次に、前記のように構成された従来のＬＶＴＳＣＲ静電気保護回路の動作について説明する。
図３ａ、ｂに示すように、パッドを通じて正（＋）電圧（静電気）が印加されると、第３不純物領域４５と半導体基板４０（Ｐウェル）のアバランシェブレークダウンが発生する。従って、第３不純物領域４５とＰ型ウェル４０と第４不純物領域４６とから構成されたラテラルＮＰＮバイポーラトランジスタのターンオンによりＬＶＳＣＲがトリガされる。ＭＬＳＣＲでは、ラテラルＮＰＮトランジスタの第３不純物領域２４と第４不純物領域２５との間にフィールド酸化膜があるが、ＬＶＴＳＣＲではＮＰＮバイポーラトランジスタの間にＭＯＳトランジスタ３３があり、これがＬＶＴＳＣＲのトリガ電圧を低くするのに寄与するため、ＭＬＳＣＲよりもトリガ電圧が低くなる（約１３Ｖ）。
【００１１】
【発明が解決しようとする課題】
しかし、従来の静電気保護回路では次のような問題点があった。
半導体チップの高集積化に伴ってゲート酸化膜の厚さが段々薄くなり、これによってさらに低いトリガ電圧の静電気保護トリガが要求される。
従って、静電気保護回路のトリガ電圧が酸化膜ブレークダウン電圧より大きくなると、静電気保護回路現象が生じる時に内部回路側のゲート酸化膜に損傷が発生する。
本発明はかかる従来の問題点を解決するためのもので、その目的はトリガ電圧を低くして静電気保護回路のより一層の効率の向上を図ることができる静電気保護回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の静電気保護回路は、第１導電型半導体基板の所定領域に形成された第２導電型ウェルと、第２導電型ウェル内に形成された第２導電型の第１不純物領域と第１導電型の第２不純物領域と、半導体基板と分離されるように半導体基板上に形成された第１ゲート電極と、その第１ゲート電極と絶縁層を介して第１ゲート電極上に形成された第２ゲート電極と、基板の第１、第２ゲート電極の両側に形成された第２導電型の第３、第４不純物領域と、第４不純物領域と素子隔離膜を介して半導体基板に形成された第２導電型の第５不純物領域とを備え、パッドが第１不純物領域と第２不純物領域とに接続され、かつその出力パッドが第５不純物領域を介して前記第２ゲート電極に接続されていることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付図面を参照して本発明の静電気保護回路を詳細に説明する。
図４ａは本発明実施形態のコントロールゲートＳＣＲ静電気ゲート回路を示す回路構成図であり、図４ｂはそのコントロールゲートＳＣＲ静電気保護回路を用いた基板上の構造断面図である。
まず、図４ａに示すように、コレクタがＮウエル抵抗を介してパッドに連結され、エミッタがＶSSラインに連結される第１トランジスタ４１と、コレクタが第１トランジスタ４１のベースに接続され、エミッタが出力パッドに連結され、コレクタが基板抵抗を介してＶSSに接続される第２トランジスタ４２と、ソースが第２トランジスタ４２のベースに接続され、ドレインが第１トランジスタ４１のエミッタに接続され、コントロールゲートが出力パッドに抵抗４６を介して連結されるＭＯＳトランジスタ４３とを備えている。抵抗４６は後述の不純物領域５８の不純物抵抗である。さらに、ダイオード４７のカソードが出力パッドに接続されている。第１トランジスタ４１はＮＰＮバイポーラトランジスタであり、第２トランジスタ４２はＰＮＰバイポーラトランジスタである。
【００１４】
基板５０では図４ｂに示すように、所定の領域に選択的に形成されたＮウェル領域５１と、Ｎウェル５１内に形成された第１、第２不純物領域５２，５３と、基板５０上の所定領域にゲート酸化膜を介して形成された第一ゲート電極となるフローティングゲート電極５４と、フローティングゲート電極５４上に絶縁膜を介して形成された第２ゲート電極となるコントロールゲート電極５５と、フローティングゲート電極５４の両側に形成された第３、第４不純物領域５６，５７と、第４不純物領域５７と素子隔離膜を間に挟んでＮウェル領域５１でなく半導体基板５０に形成された第５不純物領域５８と備えている。
【００１５】
第３不純物領域５６はＮウェル領域５１と半導体基板５０との境界部に形成され、かつＮウェル内の第２不純物領域５３と素子隔離膜で分離して形成される。半導体基板５０はＰ導電型であり、第２不純物領域５３は基板５０と同一の導電型であり、第１、第３、第４、第５不純物領域５２，５６，５７，５８は基板５０と反対の導電型である。
また、前記第１、第２不純物領域５２，５３はパッドに連結され、コントロールゲート電極５５は第５不純物領域５８を通じてパッドに連結され、第１不純物領域５７はＶSSラインに連結される。
【００１６】
このような静電気保護回路は、第３、第４不純物領域５６，５７、フローティングゲート電極５４及びコントロールゲート電極５５とで一つのＭＯＳトランジスタ４３を形成し、第１、第４不純物領域５２，５７と基板とでＮＰＮバイポーラトランジスタ４１を構成し、第２不純物領域５３がＰＮＰバイポーラトランジスタ４２のエミッタに接続されている。トランジスタ４２のベースはＭＯＳトランジスタのソースすなわち第３不純物領域５６に接続されている。また、前記した不純物抵抗４６は不純物領域５８の抵抗である。
そして、半導体基板５０とフローティングゲート電極５４との間には第１キャパシタＣ１が存在し、フローティングゲート電極５４とコントロールゲート電極５５との間には第２キャパシタＣ２が存在する。ここで、第２キャパシタＣ２の容量は第１キャパシタＣ１の容量より非常に大きい。
【００１７】
次に、前述した本実施形態のコントロールゲートＳＣＲ静電気保護回路の動作について説明する。
パッドを通じて正（＋）電圧（静電気）が印加されると、Ｎウェル領域５１と半導体基板５０のジャンクションにブレークダウン現象が発生し、基板抵抗４５の電圧が上昇して、トランジスタ４１による第４不純物領域５７を通じてＶSSラインへ流れるＮウェル電流が増加し、これはＮウェル領域５１のさらなる電圧上昇をもたらして結局ＮＰＮバイポーラトランジスタがオンとなる。また、同時に第５不純物領域５８を通じてコントロールゲート電極５５にパルスが印加される。このコントロールゲート電極５５に印加される電圧をＶugとすると、フローティングゲート電極５４に印加される電圧は、Ｖug×Ｃ1／（Ｃ1＋Ｃ2）となる。
【００１８】
このフローティングゲート電極５４に印加される電位は第１キャパシタＣ１と第２キャパシタＣ２の調節によって調整可能である。第１キャパシタＣ１がゲート酸化膜によりその容量が固定されるので、第２キャパシタＣ２のキャパシタンスを変化させることにより任意に変化させることができる。
そしてフローティング電極５４がフローティングされているので、フローティングゲート電極５４に印加される電圧がＭＯＳトランジスタ４３のターンオン時間を早くしてＳＣＲの動作を早くし、トリガ電圧を低くすることができる。
もし、陰（−）電圧（静電気）が印加されると、第５不純物領域５８と半導体基板５０間のダイオード４７が動作して、第４、第５不純物領域５７，５８と素子隔離膜とで形成される寄生トランジスタが動作して放電経路が形成される。もちろん、ＭＯＳトランジスタ４３のフィールドプレートダイオードも動作する。
【００１９】
【発明の効果】
以上に説明したように、本発明の静電気保護回路では次のような効果がある。請求項１の発明によれば、第１、第２ゲート電極の間に存在する容量値を調節してＳＣＲのトリガ電圧を低くすることができるので、保護回路としての性能をより向上させることができる。
請求項２の発明によれば、静電圧の静電気が生じる時、フローティングゲートに加えられる電位がＰＮＰトランジスタのターンオンを早め、かつそのオン電圧を小さくできるので、ＳＣＲのトリガ電圧を低くすることができる。
請求項３の発明によれば、陰電圧の静電気が生じる時、第５不純物領域が順バイアスされて静電気を効率的に放電させることができる。
【図面の簡単な説明】
【図１】 従来のＬＳＣＲ静電気保護回路を示した構造断面図である。
【図２】 従来のＭＬＳＣＲ静電気保護回路を示した構造断面図である。
【図３】 従来のＬＶＴＳＣＲ静電気保護回路を示した回路構成図（ａ）とその基板上の構造断面図（ｂ）である。
【図４】 本発明実施形態のコントロールゲートＳＣＲ静電気保護回路を示した回路構成図（ａ）とその回路の基板上の構造断面図（ｂ）である。
【符号の説明】
４１ 第１トランジスタ
４２ 第２トランジスタ
４３ ＮＭＯＳトランジスタ
４４ Ｎウェル抵抗
４５ 基板抵抗
４６ 不純物抵抗
４７ ダイオード
５０ 半導体基板
５１ Ｎウェル領域
５２ 第１不純物領域
５３ 第２不純物領域
５４ フローティングゲート電極
５５ コントロールゲート電極
５６ 第３不純物領域
５７ 第４不純物領域
５８ 第５不純物領域
Claims (3)
- 第１導電型半導体基板の所定領域に形成された第２導電型ウェルと、
前記第２導電型ウェル内に形成された第２導電型の第１不純物領域と第１導電型の第２不純物領域と、
前記半導体基板と分離されるように半導体基板上に形成された第１ゲート電極と、その第１ゲート電極と絶縁層を介して第１ゲート電極上に形成された第２ゲート電極と、
基板の前記第１、第２ゲート電極の両側に形成された第２導電型の第３、第４不純物領域と、
前記第４不純物領域と素子隔離膜を介して半導体基板に形成された第２導電型の第５不純物領域と
を備え、
パッドが第１不純物領域と第２不純物領域とに接続され、かつその出力パッドが第５不純物領域を介して前記第２ゲート電極に接続されていることを特徴とする静電気保護回路。 - 前記第１ゲート電極はフローティングゲートとして使用し、前記第２ゲート電極はコントロールゲートとして使用することを特徴とする請求項１記載の静電気保護回路、
- 前記第５不純物領域は、パッドに陽電圧が印加される時には抵抗として作用し、陰電圧が印加される時にはダイオードとして作用することを特徴とする請求項１記載の静電気保護回路。
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