JP3851001B2 - 静電気保護回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は静電気保護回路に係り、特に基板に形成されるSCRのトリガ電圧を低くして性能を向上させることができる静電気保護回路に関する。
【0002】
【従来の技術】
一般に、静電気によるデバイスの破壊は、配線膜と酸化膜のいずれかで生じるが、その大部分は熱的破壊である。
静電気によるデバイス破壊を減らす方法には、デバイス周囲の静電気発生原因を除去する1次的な方法と、デバイスに帯電する静電気を適切な保護回路を設けて内部回路には影響を与えることなく順次放電させる2次的な方法とがある。
上記保護回路は基板に高い静電気が加えられたとき動作するSCRを形成させることが一般的に行われているが、その静電気保護回路として用いられるSCRは電流電圧特性の高い効率性をもっているが、トリガ電圧が高いという欠点がある。
【0003】
以下、添付図面を参照して従来の静電気保護回路について説明する。
図1は従来のLSCR (Lateral SCR)静電気保護回路を示す構造断面図であり、図2は従来のMLSCR(Modified Lateral SCR)静電気保護回路を示す構造断面図である。
まず、図1に示すように、LSCRは、半導体基板1と、基板1の所定領域に選択的に形成されたNウェル領域2と、Nウェル領域2内に形成された第1、第2不純物領域3,4と、素子隔離膜でNウェル2から分離された位置に形成された第3不純物領域5とを備えている。第1、第2不純物領域3,4はパッドに連結され、第3不純物領域5はVSSラインに連結される。それらで形成される等価回路が同時に図示されている。
上記半導体基板1はP導電型であり、第2不純物領域4は基板1と同一の導電型であり、第1、第3不純物領域3,5は基板1と反対の導電型である。
【0004】
この静電気保護回路は、図示のように第1、第3不純物領域3,5が水平NPNバイポーラトランジスタトランジスタのコレクタとエミッタとに接続され、第2不純物領域4が垂直PNPバイポーラトランジスタのエミッタに接続され、そのトランジスタのコレクタは第3不純物領域5に接続される。ここで、NPNバイポーラトランジスタとPNPバイポーラトランジスタが互いに結合された構造とされ、結果的にSCR構造となっている。
次に、このように構成された従来のLSCR静電気保護回路の動作について説明する。
パッドを通じて正(+)電圧(静電気)が印加されると、Nウェル領域2と半導体基板1間のアバランシェブレークダウンが発生する。従って、PNPトランジスタが動作し、それによってNPNトランジスタが動作して第3不純物領域5を通じてVSSラインへ流れる電流が増加する。
【0005】
しかし、アバランシェブレークダウンが発生しない限り動作せず、その寄生サイリスタのトリガ電圧(約40V)が極めて高い。それを解決するために図2に示すMLSCRが開発された。このMLSCRは、図2に示すように半導体基板20と、基板20の所定領域に選択的に形成されたNウェル領域21と、Nウェル領域21内に形成された第1、第2不純物領域22,23と、Nウェル領域21と半導体基板20との境界部に形成された第3不純物領域24と、素子隔離膜でNウェル領域21と第3不純物領域24とから分離されて形成された第4不純物領域25とを備えている。第1、第2不純物領域22,23はパッドに連結され、第4不純物領域25はVSSラインに連結され、第3不純物領域24はトリガ拡散領域である。
ここで、半導体基板20はP導電型であり、第2不純物領域23は基板20と同一の導電型であり、第1、第3、第4不純物領域22,24,25は基板20と反対の導電型である。
【0006】
このような静電気保護回路の等価回路が図に示すように形成される。すなわち、第1、第4不純物領域22,25と基板とで水平NPNバイポーラトランジスタを構成し、第2不純物領域23と基板とで垂直PNPバイポーラトランジスタを構成する。
次に、前記のように構成された従来のMLSCR静電気保護回路の動作について説明する。
パッドを通じて正(+)電圧(静電気)が印加されると、第3不純物領域24と半導体基板20間にアバランシェブレークダウンが発生する。従って、第4不純物領域25を通じてVSSラインへ流れる電流が増加する。これは垂直PNPバイポーラトランジスタがターンオンされた後、引き続き水平NPNバイポーラトランジスタがターンオンされ、第3不純物領域とPウェルのアバランシェブレークダウン電圧でトリガ電圧が決定されるので、LSCRよりトリガ電圧は約20V程度低くなる。
【0007】
図3は従来のLVTSCR(low voltage triggering SCR)静電気保護回路を示すもので、bが構造断面図で、aがその回路的構成図である。
図3aに示すように、エミッタがVSSラインに連結され、コレクタが抵抗34を介して出力パッドに連結される第1トランジスタ31と、エミッタが出力パッドに連結され、コレクタが第1トランジスタ31のベースに接続される第2トランジスタ32と、ソースが第2トランジスタ32のベースに接続され、ドレインが第1トランジスタ31のエミッタに接続され、ゲートがVSSラインに連結されるNMOSトランジスタ33と、第1トランジスタ31のコレクタと出力パッドとの間に形成されたNウェル抵抗34と、第2トランジスタ32のコレクタと第1トランジスタ31のエミッタとの間に形成された基板抵抗35とから構成される。第1トランジスタ31はNPNバイポーラトランジスタであり、第2トランジスタ32はPNPバイポーラトランジスタである。
【0008】
図3bに示すように、上記保護回路は、基板40と、基板40の所定領域に選択的に形成されたNウェル領域41と、Nウェル領域41内の基板40に形成された第1、第2不純物領域42,43と、半導体基板40上の所定領域にゲート酸化膜を介して形成されたNMOSトランジスタ33のゲート電極44と、ゲート電極44の両側の半導体基板40に形成された第3、第4不純物領域45,46とを備えている。
第3不純物領域45はNウェル領域41と半導体基板40との境界部に形成され、第2不純物領域43とは素子隔離膜を間に挟んで隣り合っている。
半導体基板40はP導電型であり、第2不純物領域43は基板40と同一の導電型であり、第1、第3、第4不純物領域42,45,46は基板40と反対の導電型である。第1、第2不純物領域42,43は出力パッドに連結され、ゲート電極44及び第4不純物領域46はVSSラインに連結される。
【0009】
このような静電気保護回路は、第3、第4不純物領域45,46とゲート電極44が一つのMOSトランジスタを構成し、第1、第4不純物領域42,46がNPNバイポーラトランジスタのコレクタとエミッタとに接続され、第2不純物領域43がPNPバイポーラトランジスタのエミッタに接続されている。
【0010】
次に、前記のように構成された従来のLVTSCR静電気保護回路の動作について説明する。
図3a、bに示すように、パッドを通じて正(+)電圧(静電気)が印加されると、第3不純物領域45と半導体基板40(Pウェル)のアバランシェブレークダウンが発生する。従って、第3不純物領域45とP型ウェル40と第4不純物領域46とから構成されたラテラルNPNバイポーラトランジスタのターンオンによりLVSCRがトリガされる。MLSCRでは、ラテラルNPNトランジスタの第3不純物領域24と第4不純物領域25との間にフィールド酸化膜があるが、LVTSCRではNPNバイポーラトランジスタの間にMOSトランジスタ33があり、これがLVTSCRのトリガ電圧を低くするのに寄与するため、MLSCRよりもトリガ電圧が低くなる(約13V)。
【0011】
【発明が解決しようとする課題】
しかし、従来の静電気保護回路では次のような問題点があった。
半導体チップの高集積化に伴ってゲート酸化膜の厚さが段々薄くなり、これによってさらに低いトリガ電圧の静電気保護トリガが要求される。
従って、静電気保護回路のトリガ電圧が酸化膜ブレークダウン電圧より大きくなると、静電気保護回路現象が生じる時に内部回路側のゲート酸化膜に損傷が発生する。
本発明はかかる従来の問題点を解決するためのもので、その目的はトリガ電圧を低くして静電気保護回路のより一層の効率の向上を図ることができる静電気保護回路を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明の静電気保護回路は、第1導電型半導体基板の所定領域に形成された第2導電型ウェルと、第2導電型ウェル内に形成された第2導電型の第1不純物領域と第1導電型の第2不純物領域と、半導体基板と分離されるように半導体基板上に形成された第1ゲート電極と、その第1ゲート電極と絶縁層を介して第1ゲート電極上に形成された第2ゲート電極と、基板の第1、第2ゲート電極の両側に形成された第2導電型の第3、第4不純物領域と、第4不純物領域と素子隔離膜を介して半導体基板に形成された第2導電型の第5不純物領域とを備え、パッドが第1不純物領域と第2不純物領域とに接続され、かつその出力パッドが第5不純物領域を介して前記第2ゲート電極に接続されていることを特徴とする。
【0013】
【発明の実施の形態】
以下、添付図面を参照して本発明の静電気保護回路を詳細に説明する。
図4aは本発明実施形態のコントロールゲートSCR静電気ゲート回路を示す回路構成図であり、図4bはそのコントロールゲートSCR静電気保護回路を用いた基板上の構造断面図である。
まず、図4aに示すように、コレクタがNウエル抵抗を介してパッドに連結され、エミッタがVSSラインに連結される第1トランジスタ41と、コレクタが第1トランジスタ41のベースに接続され、エミッタが出力パッドに連結され、コレクタが基板抵抗を介してVSSに接続される第2トランジスタ42と、ソースが第2トランジスタ42のベースに接続され、ドレインが第1トランジスタ41のエミッタに接続され、コントロールゲートが出力パッドに抵抗46を介して連結されるMOSトランジスタ43とを備えている。抵抗46は後述の不純物領域58の不純物抵抗である。さらに、ダイオード47のカソードが出力パッドに接続されている。第1トランジスタ41はNPNバイポーラトランジスタであり、第2トランジスタ42はPNPバイポーラトランジスタである。
【0014】
基板50では図4bに示すように、所定の領域に選択的に形成されたNウェル領域51と、Nウェル51内に形成された第1、第2不純物領域52,53と、基板50上の所定領域にゲート酸化膜を介して形成された第一ゲート電極となるフローティングゲート電極54と、フローティングゲート電極54上に絶縁膜を介して形成された第2ゲート電極となるコントロールゲート電極55と、フローティングゲート電極54の両側に形成された第3、第4不純物領域56,57と、第4不純物領域57と素子隔離膜を間に挟んでNウェル領域51でなく半導体基板50に形成された第5不純物領域58と備えている。
【0015】
第3不純物領域56はNウェル領域51と半導体基板50との境界部に形成され、かつNウェル内の第2不純物領域53と素子隔離膜で分離して形成される。半導体基板50はP導電型であり、第2不純物領域53は基板50と同一の導電型であり、第1、第3、第4、第5不純物領域52,56,57,58は基板50と反対の導電型である。
また、前記第1、第2不純物領域52,53はパッドに連結され、コントロールゲート電極55は第5不純物領域58を通じてパッドに連結され、第1不純物領域57はVSSラインに連結される。
【0016】
このような静電気保護回路は、第3、第4不純物領域56,57、フローティングゲート電極54及びコントロールゲート電極55とで一つのMOSトランジスタ43を形成し、第1、第4不純物領域52,57と基板とでNPNバイポーラトランジスタ41を構成し、第2不純物領域53がPNPバイポーラトランジスタ42のエミッタに接続されている。トランジスタ42のベースはMOSトランジスタのソースすなわち第3不純物領域56に接続されている。また、前記した不純物抵抗46は不純物領域58の抵抗である。
そして、半導体基板50とフローティングゲート電極54との間には第1キャパシタC1が存在し、フローティングゲート電極54とコントロールゲート電極55との間には第2キャパシタC2が存在する。ここで、第2キャパシタC2の容量は第1キャパシタC1の容量より非常に大きい。
【0017】
次に、前述した本実施形態のコントロールゲートSCR静電気保護回路の動作について説明する。
パッドを通じて正(+)電圧(静電気)が印加されると、Nウェル領域51と半導体基板50のジャンクションにブレークダウン現象が発生し、基板抵抗45の電圧が上昇して、トランジスタ41による第4不純物領域57を通じてVSSラインへ流れるNウェル電流が増加し、これはNウェル領域51のさらなる電圧上昇をもたらして結局NPNバイポーラトランジスタがオンとなる。また、同時に第5不純物領域58を通じてコントロールゲート電極55にパルスが印加される。このコントロールゲート電極55に印加される電圧をVugとすると、フローティングゲート電極54に印加される電圧は、Vug×C1/(C1+C2)となる。
【0018】
このフローティングゲート電極54に印加される電位は第1キャパシタC1と第2キャパシタC2の調節によって調整可能である。第1キャパシタC1がゲート酸化膜によりその容量が固定されるので、第2キャパシタC2のキャパシタンスを変化させることにより任意に変化させることができる。
そしてフローティング電極54がフローティングされているので、フローティングゲート電極54に印加される電圧がMOSトランジスタ43のターンオン時間を早くしてSCRの動作を早くし、トリガ電圧を低くすることができる。
もし、陰(−)電圧(静電気)が印加されると、第5不純物領域58と半導体基板50間のダイオード47が動作して、第4、第5不純物領域57,58と素子隔離膜とで形成される寄生トランジスタが動作して放電経路が形成される。もちろん、MOSトランジスタ43のフィールドプレートダイオードも動作する。
【0019】
【発明の効果】
以上に説明したように、本発明の静電気保護回路では次のような効果がある。請求項1の発明によれば、第1、第2ゲート電極の間に存在する容量値を調節してSCRのトリガ電圧を低くすることができるので、保護回路としての性能をより向上させることができる。
請求項2の発明によれば、静電圧の静電気が生じる時、フローティングゲートに加えられる電位がPNPトランジスタのターンオンを早め、かつそのオン電圧を小さくできるので、SCRのトリガ電圧を低くすることができる。
請求項3の発明によれば、陰電圧の静電気が生じる時、第5不純物領域が順バイアスされて静電気を効率的に放電させることができる。
【図面の簡単な説明】
【図1】 従来のLSCR静電気保護回路を示した構造断面図である。
【図2】 従来のMLSCR静電気保護回路を示した構造断面図である。
【図3】 従来のLVTSCR静電気保護回路を示した回路構成図(a)とその基板上の構造断面図(b)である。
【図4】 本発明実施形態のコントロールゲートSCR静電気保護回路を示した回路構成図(a)とその回路の基板上の構造断面図(b)である。
【符号の説明】
41 第1トランジスタ
42 第2トランジスタ
43 NMOSトランジスタ
44 Nウェル抵抗
45 基板抵抗
46 不純物抵抗
47 ダイオード
50 半導体基板
51 Nウェル領域
52 第1不純物領域
53 第2不純物領域
54 フローティングゲート電極
55 コントロールゲート電極
56 第3不純物領域
57 第4不純物領域
58 第5不純物領域
Claims (3)
- 第1導電型半導体基板の所定領域に形成された第2導電型ウェルと、
前記第2導電型ウェル内に形成された第2導電型の第1不純物領域と第1導電型の第2不純物領域と、
前記半導体基板と分離されるように半導体基板上に形成された第1ゲート電極と、その第1ゲート電極と絶縁層を介して第1ゲート電極上に形成された第2ゲート電極と、
基板の前記第1、第2ゲート電極の両側に形成された第2導電型の第3、第4不純物領域と、
前記第4不純物領域と素子隔離膜を介して半導体基板に形成された第2導電型の第5不純物領域と
を備え、
パッドが第1不純物領域と第2不純物領域とに接続され、かつその出力パッドが第5不純物領域を介して前記第2ゲート電極に接続されていることを特徴とする静電気保護回路。 - 前記第1ゲート電極はフローティングゲートとして使用し、前記第2ゲート電極はコントロールゲートとして使用することを特徴とする請求項1記載の静電気保護回路、
- 前記第5不純物領域は、パッドに陽電圧が印加される時には抵抗として作用し、陰電圧が印加される時にはダイオードとして作用することを特徴とする請求項1記載の静電気保護回路。
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