JPH0478061B2

JPH0478061B2 -

Info

Publication number: JPH0478061B2
Application number: JP59156759A
Authority: JP
Inventors: Sunao Suzuki; Tooru Futami; Atsushi Sakagami
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1984-07-27
Filing date: 1984-07-27
Publication date: 1992-12-10
Also published as: US4674084A; JPS6135642A

Description

【発明の詳細な説明】 ≪産業上の利用分野≫ 本発明は、信号ラインによつて結合された複数
のステーシヨンのそれぞれにあつてシリアルデー
タの授受を相互に行なえるように構成したネツト
ワークシステムに関し、特にシリアルデータおよ
びデータ授受をなすための同期信号を１線式の共
通信号ラインに載せて、ステーシヨン相互間のシ
リアルデータ授受を行なうようにしたネツトワー
クシステムに関するものである。

≪従来技術とその問題点≫ 従来、公知のネツトワークシステムとしては、
第５図に示す如く、複数のステーシヨンS₁，S₂，
…，S_Nを１本の信号線５０１によつて結合する
方式のものがあつた。ステーシヨン相互間にて通
信する信号の形式は、第６図示す列態様である。
この方式は、SDLC（Synchronous Data Link
Commuication）と称されるもので、IBM社によ
つて開発されたものである。

ここで、信号形式のうち、「F₀」、「F_c」は
“01111110”のビツトパターンを有し、データ列
の始めと終りを示す。「Ａ」は通常８ビツトであ
り、伝送データ「Ｉ」の送り先アドレスを示す。
「Ｃ」は通常８ビツトであり、データ「Ｉ」の種
類を示す。「FCS」は伝送に伴う誤りを検出する
ために設けられている。

しかしながら、このようなSDLC方式では、１
本の通信線５０１で伝送するため、データ授受の
同期をとる必要上、「F₀」、「F_c」および送出デー
タの受信ステーシヨンを指令するアドレス「Ａ」
が必要不可欠である。そのため、伝送データ
「Ｉ」の占有時間に、「F₀」、「F_c」および「Ａ」
に要する時間が付加されるので、データの伝送効
率が悪いといつた問題点があつた。

このような問題点を解決する方式として、デー
タ列とアドレス信号とをそれぞれの専用ラインで
送るようにした２線式のネツトワークシステムが
提案された。かような通信方式にあつては、所定
の符号列信号を専用の同期信号伝送線を介して各
ステーシヨンへ供給し、各ステーシヨンのアドレ
ツシングおよび同期をとる方式のネツトワークシ
ステムであり、例えば、特公昭52−13367「信号多
重伝送装置」公報に示される如きものがある。こ
れは、第７図に示す如く、複数対の送信ステーシ
ヨン７０４および受信ステーシヨン７０５を同期
信号伝送線７０２およびデータ伝送線７０３とに
よつて結合してなるもので、同期信号伝送線７０
２には、同期信号発生器７０１から、第８図ｃに
示されるような同期信号が各ステーシヨンに供給
されている。

同期信号発生器７０１においては、第８図ａに
示されるような一定周期τのクロツク信号と、同
図ｂに示されるような一定周期Ｔで、Ｈ、Ｈ、
Ｌ、Ｌ、Ｈ、Ｌという順序を繰り返すＭ系列符号
を発生し、幅変調を行なつて同図ｃに示すような
信号を発生するものである。

送信ステーシヨン７０４は、同期信号を受信
し、第８図に示したようなクロツク信号と符号系
列信号とに復調する受信回路７０６と、復調され
た符号系列信号をクロツク信号に同期して順次シ
フトさせるシフトレジスタ７０７，７０８，７０
９および、これらシフトレジスタ７０７，７０
８，７０９各出力の論理演算を行なつて予め定め
られた論理出力となつたときにゲート７１１を開
く論理回路７１０とを備えている。

第９図は、シフトレジスタ７０７，７０８，７
０９の出力Ｄ１，Ｄ２，Ｄ３および論理回路７１
０の出力Ｘの関係をクロツク毎に示したもので、
同図に示される如く、シフトレジスタ７０７，７
０８，７０９出力のＬ、Ｈの組合せパターンは符
号系列信号の周期Ｔの間に７種類現われる。

従つて、各送信ステーシヨン７０４において７
つの組合せパターンのうちの１つを論理回路７１
０の成立条件とすれば（例えば、同図に示す如く
Ｈ、Ｈ、Ｌ）、符号系列信号の１周期Ｔの間に１
回だけ論理回路７１０の論理が成立してゲート７
１１が開かれることとなり、出力回路７１２から
１ビツトのデータがデータ伝送線７０３へ送出さ
れることとなる。

同様にして、受信ステーシヨン７０５において
も、受信回路７１３とシフトレジスタ７１４，７
１５，７１６および論理回路７１７を備えてお
り、符号系列信号の１周期Ｔの間に所定の組合せ
パターンが得られたときのみゲート７１８を開
き、データ伝送線７０３から信号入力回路７１９
へ取込む構成となつている。

このようにして、送信ステーシヨン７０４では
論理回路７１０の成立条件と同一の成立条件を有
する論理回路７１７を備えた受信ステーシヨンと
の間でデータの送受が可能となり、他の成立条件
を有する送受信ステーシヨンに対して異なる同期
をとることができ、データが衝突することなく送
受信ができる。

しかしながら、このように２本の信号線を設け
たネツトワークシステムにあつては、同期アドレ
ス線とシリアルデータ線とをそれぞれ専用化して
いるために、１本の信号線で伝送する方式に比べ
て通信線の数、中継コネクタの数等が必然的に増
えることとなる。そのため、ネツトワークシステ
ムの構成が複雑、大型となり、また高価なものと
なるといつた問題点があつた。

≪発明の目的≫ 本発明は、上述した問題点に鑑みてなされたも
のであつて、システム構成の簡略化低廉化を図
り、かつ伝送効率も適当なレベルに維持すること
のできるネツトワークシステムを提供することを
目的とする。

≪発明の構成≫ このような目的は、ネツトワークシステムを構
成する複数のステーシヨンを１本の共通伝送線に
接続し、所定の時系列符号の各ビツト情報に応じ
て周波数が変化する伝送管理用符号を共通伝送線
に送出してシリアルデータに重畳させ、各ステー
シヨンでは、変化している周波数に応じたビツト
情報を復調して時系列符号信号を得、この時系列
符号信号から同期信号を再生し、また時系列符号
信号からステーシヨン固有の時系列符号を判別
し、この固有符号の判別を条件として再生同期信
号によつて、そのステーシヨンにおけるシリアル
データ送受期間を決定するように構成することに
よつて達成される。

《実施例の説明》以下実施例に基づいて本発明の詳細に説明す
る。

第１図に本発明の実施例を示す。図において、
１線式の共通伝送線である１本の信号伝送線１１
１に、ネツトワークシステムを構成するように結
合された複数のステーシヨンのうちの１つの構成
を示し、他のステーシヨンも同様な構成であるも
のとする。

複数のステーシヨンの相互間でシリアルデータ
列の授受をなすための同期信号を発生する同期符
号発生器１１３が、１本の信号伝送線１１１に接
続されている。この同期符号発生器１１３は、複
数のステーシヨンのそれぞれにおいて行なわれる
データ伝送の同期およびデータの授受をすべきス
テーシヨンの指令（アドレツシング）を司どるも
のであり（伝送管理）、複数のステーシヨンとは
別個に信号伝送線１１１に接続されている。

第２図に同期符号発生器１１３の構成を示す。
この同期符号発生器１１３は、一定周期を有する
符号列としてのＭ系列符号列を生じさせるもので
あり、ここでは、３次のＭ系列で符号を発生させ
ている。

第３図ａおよびｂは、第２図に示す同期符号発
生器１１３の各部における信号タイミングを示す
信号波形図である。

第２図および第３図において、３段（m1〜
m3）でなるシフトレジスタ２１１の第２段ｍ２
と第３段ｍ３との出力を排他的論理和ゲート２１
３に供給して、当該ゲート２１３の出力をシフト
レジスタ２１１の第１段m1の入力としている。
シフトレジスタ２１１でのシフトは、基準クロツ
ク発生器２１５から供給される基準クロツク信号
Ｃによつて制御される。

このように、シフトレジスタ２１１と論理素子
である排他的論理和ゲート２１３との組合せによ
つて発生されるＭ系列符号は、第３段m3と第２
段m2との排他的論理和で表わされる多項式（m3
m2）に従う３次のＭ系列符号である。

ところで、このようなＭ系列符号を同期信号と
して用いることは公知である。一般に、ｎ段のシ
フトレジスタと論理素子とで実現できる符号系列
の最大周期Ｔは、Ｔ＝2ⁿ−１ (1) として表わされる。そのため、同じ組合せによる
符号状態は上記(1)式で表わされる周期Ｔをとり、
その期間同じ組合せの符号状態は生じない。定ま
つた段数のシフトレジスタを用いて同期信号を得
る場合、Ｍ系列符号を同期信号として利用すれ
ば、チヤネル数を最大にでき、最も効果的と言え
る。そのため、Ｍ系列符号はデータ通信の同期信
号として多用されるものである。

第２図に示す本実施例の同期符号発生器１１３
においては、シフトレジスタ２１１の段数ｎが３
段である。上記(1)式に従つて、Ｍ系列符号に基づ
く同期信号SYCの周期Ｔは、Ｔ＝tc×（2³−１） (2) として与えられる。また、符号の組合せ状態は７
（＝2³−１）通りである。

本同期符号発生器１１３には、２つの発振器１
１７および１１９が備わつている。シフトレジス
タ２１１の第３段m3の出力として得られる３次
のＭ系列符号信号Ｍ（第３図ｂ参照）を、周波数
f₁で発振する第１発振器２１７の発振制御端子に
供給している。また、Ｍ系列符号信号Ｍを、イン
バータ２２１を介して、周波数f₂で発振する第２
発振器２１９の発振制御端子に供給している。Ｍ
系列符号信号Ｍが“１”のときには第１発振器２
１７が付勢され、“０”のときには第２発振器２
１９が付勢される。ここで、周波数f₁が周波数f₂
より高いものとする。これら両発振器２１７およ
び２１９のいずれかの出力信号が、Ｍ系列符号信
号Ｍに応じて選択的にアンドゲート２２３に供給
される。基準クロツク信号Ｃ（第３図ａ参照）が
入力される単安定マルチバイブレータ２２５は、
基準クロツク信号Ｃの立ち上がりに応じて時間幅
t_Fだけ“０”となる信号LS２２５を発生して、
アンドゲート２２３に出力する。このアンドゲー
ト２２３は、発振周波数がf₁あるいはf₂の出力信
号と論理信号LS２２５との論理積をとつて、本
発明ネツトワークシステムの同期信号SYCとし
て発生する。更に、この同期信号SYCはハイ／
ロー・インピーダンスによる電気接続回路２２７
を介して、信号伝送線１１１（第１図参照）に送
出されている。

このようにして、基準クロツク信号Ｃに応じて
サイクリツクに発生されるＭ系列符号の“１”、
“０”は、周波数f₁、f₂の周波数がそれぞれ異な
る信号として、伝送管理のために同期信号SYC
となる。次いで、回路２２７によつて信号伝送線
１１１に送出される。

再度第１図を参照する。同期符号発生器１１３
を除く構成が、１ステーシヨンの装置構成であ
る。また、第４図ａ〜ｍは、本発明ネツトワーク
システムの動作を示すタイミング図である。

信号伝送線１１１には、Ｍ系列符号による符号
（SYC）およびシリアルデータ（DT）を含むシ
リアル信号が重畳的に混在している。１ステーシ
ヨンの内部構成としては、Ｍ系列符号に基づく同
期信号SYCによる同期およびアドレツシングに
基づいて、当該ステーシヨンのシリアルデータ列
の送信あるいは受信の指令等を行なうための制御
部１１５がある。また、その制御部１１５の指令
に応じて、当該ステーシヨンから内部格納のシリ
アルデータ列を信号伝送線１１１に送出する送信
部１１７が備わつている。更に、制御部１１５の
指令に従つて、信号伝送線１１１から当該ステー
シヨンにシリアルデータ列を導入して格納する受
信部１１９が備わつている。

制御部１１５と信号伝送線１１１とを結合する
信号入出力線１２１が、本ステーシヨンにおける
シリアルデータ列および同期信号を伝送するもの
である。この信号入出力線１２１は、シリアルデ
ータ列の送信あるいは受信を制御するための周波
数比較器（例えば、フイルタ等で構成したウイン
ドコンパレータ）１２３に接続されており、この
周波数比較器１２３の出力信号LS１２３をＤフ
リツプフロツプでなるラツチ回路１２７のＤ入力
端子に供給している。また、信号伝送線１１１か
ら専らシリアルデータ信号を取込むための低域通
過形濾波器１２５が信号入出力線１２１に接続さ
れており、その出力信号Ｓ１２５を別な低域通過
形濾波器１２９に供給している。低域通過形濾波
器１２５は周波数f₂以上の周波数をカツトするも
のであり、他方の低域通過形濾波器１２９は１／
（t_B−t_L）以上の周波数をカツトするものである。

ここで、t_Bはこのネツトワークシステムにおい
て送受されるシリアルデータ列における１ビツト
が占有する時間であり、t_Lはシリアルデータ
“０”が占める狭い幅のパルス期間を表わすもの
である。これら両濾波器１２５および１２９は、
例えば再トリガが可能な単安定マルチバイブレー
タで構成されている。

低域通過形濾波器１２９の出力論理信号LS１
２９を単安定マルチバイブレータ１３１に供給し
て、論理信号LS１２９の立ち上がりに同期して
時間幅t_Sの間だけ“０”となる幅の狭いパルス信
号LS１３１を発生して、ラツチ回路１２７のク
ロツク入力端子に供給している。また、論理信号
LS１２９は、３段でなるシフトレジスタ１３３
の各段に共通にクロツク信号として供給されてい
る。このシフトレジスタ１３３は論理信号LS１
２９の立下りに応じてシフト動作を行なうもので
ある。

シフトレジスタ１３３の第１段m1の信号入力
端子に、ラツチ回路１２７のＱ出力信号Ｑ１２７
を供給している。このシフトレジスタ１３３の第
１段m1では、低域通過形濾波器１２９の出力信
号LS１２９の立下りに同期して、ラツチ回路１
２７のＱ出力信号Ｑ１２７の論理レベルをラツチ
する。同様に、シフトレジスタ１３３の第2m2お
よび第３段m3においても、それぞれの前段であ
る第１段m1およびm2にラツチされていた論理状
態を、論理信号LS１２９の立下りに同期してラ
ツチする。つまり、論理信号LS１２９の立下り
に応じて、ラツチ回路１２７のＱ出力信号の論理
レベルを順次シフトしてラツチするものである。

シフトレジスタ１３３の各段におげるラツチ状
態を表わす出力信号Ｄ１，Ｄ２およびＤ３を発生
して、メモリ回路１３５（例えばROM）にアド
レスデータとして供給している。これらの出力信
号Ｄ３〜Ｄ１は、送信部１１７および受信部１１
９のそれぞれにおけるメモリ回路にもアドレスデ
ータとして供給されている。

メモリ回路１３５には、Ｍ系列符号に基づく同
期信号SYCの１周期間に現われるＨ、Ｌの組合
せパターンをアドレスとしており、各アドレスに
対応して送受信制御用のデータＧ１，Ｇ２が設定
記憶されている。

本ステーシヨンの受信および送信を制御するゲ
ート回路が備わつている。まず、受信用のゲート
Ｒ１４１が、低域通過形濾波器１２５の出力端子
と受信部１１９との間に接続されている。また、
送信用のゲートＴ１４３が信号入出力線１２１と
送信部１１７との間に接続されている。

メモリ回路１３５から出力される第１制御デー
タ信号Ｇ１および第２制御データ信号Ｇ２をアン
ドゲート１４５に供給し、その論理積信号LS１
４５をゲートＴ１４３の制御端子に供給してい
る。第２制御データ信号Ｇ２をインバータ１４７
に供給してその反転論理信号LS１４７と第１制
御データ信号Ｇ１とを別なアンドゲート１４９に
供給し、当該ゲート１４９による論理積信号LS
１４９をゲートＲ１４１の制御端子に供給してい
る。

送信部１１７は、複数ビツトからなるデータを
格納するメモリ回路１５１（例えば、バツクアツ
プされたRAM）と、このメモリ回路１５１から
出力されるパラレルデータDP１５１をシリアル
データDS１５３に変換するパラレル−シリアル
変換器（以下Ｐ／Ｓ変換器と称する）１５３と、
このＰ／Ｓ変換器１５３に所定周期T_CLTのクロツ
ク信号CLT（シリアルデータ送出用クロツク信
号）を供給するクロツク発生器１５５および、
Ｐ／Ｓ変換器１５３からのシリアルデータDS１
５３の“高”、“低”（“１”、“０”に対応）に対応
してクロツク発生器１５５のクロツク信号CLT
を幅変調して、シリアルデータ列信号DTを出力
する変調器１５７とから構成されている。ここ
で、送信すべきシリアルデータ列におけるビツト
と周期T_CLTは、同期符号を発生させるための基準
クロツク信号Ｃの周期t_Cと比較して極めて小さ
い。

メモリ回路１５１には、シフトレジスタ１３３
の出力Ｄ１〜Ｄ３がアドレスデータとして供給さ
れており、入力されたアドレスに格納されている
データを出力するものである。

受信部１１９は、ゲートＲ１４１を介して取込
まれた受信データ信号DTを復調してクロツク信
号CLRとシリアルデータ信号DRとに分離する復
調器１６１と、復調されたシリアルデータ信号
DRをパラレルデータ信号DPRに変換するシリア
ル−パラレル変換器（以下Ｓ／Ｐ変換器と称す
る）１６３と、Ｓ／Ｐ変換器１６３から出力され
るパラレルデータ信号DPRを格納するメモリ回
路１６５（例えばRAM）とから構成されてい
る。ここで、復調されて得られたクロツク信号
CLRの周期T_CLRは、送信データビツトの周期
T_CLTと同じである。

メモリ回路１６５は、シフトレジスタ１３３の
出力Ｄ１，Ｄ２およびＤ３をアドレスデータとし
て入力し、指定されたアドレスにＳ／Ｐ変換器１
６３から供給されるデータを書込むものである。

送信部１１７内のメモリ回路１５１および受信
部１１９内のメモリ回路１６５は、例えばマイク
ロコンピユータ（図示せず）に接続されており、
メモリ回路１５１には制御負荷の状態に応じて送
信用データの書き込みがなされ、また、メモリ回
路１６５から読込まれたデータに基づいて制御負
荷を制御する構成となつている。

第４図ａ〜ｍは、第１図および第２図に示した
装置構成の動作を示す信号タイミング図である。
ここで、第４図ａの基準クロツク信号Ｃは、既に
第３図ａに示した基準クロツク信号Ｃである。同
様に、第４図ｃのＭ系列符号信号Ｍは、第３図ｂ
に示した信号と同じである。第４図ｂに示す信号
は、第２図の単安定マルチバイブレータ２２５の
出力信号LC２２５である。この信号LC２２５
は、時間t_Fの間だけ“０”となる信号である。

前述したように、第２図の第１発振器２１７お
よび第２発振器２１９は、それぞれ周波数f₁およ
び周波数f₂で発振し得る発振器である。シフトレ
ジスタ２１１の第３段m3から出力されるＭ系列
符号信号Ｍの論理状態が“１”のときは第１発振
器２１７が発振し、また、Ｍ系列符号信号Ｍが
“０”のときに第２発振器２１９が発振する。本
例の場合、第４図ｃに示す如く、Ｍ系列符号信号
Ｍは１周期Ｔの間に“1110010”をとる。かよう
なＭ系列符号信号Ｍの論理状態に応じて発振され
る周波数f₁あるいはf₂の発振出力信号と、単安定
マルチバイブレータ２２５の出力論理信号LC２
２５（第４図ｂ参照）との論理積をとるアンドゲ
ート２２３から、第４図ｄに示される通りの同期
信号SYCが得られる。また、第４図ｅに示す信
号は、信号伝送線１１１に（SYC）と（DT）が
混在的に載つている周波数f₁およびf₂の変調デー
タ信号SDである。

本実施例において、基準クロツク信号Ｃの周期
によつて規定される１区間（タイムスロツト）内
に、シリアルデータは４ビツト載るものとする。
このようなシリアルデータおよび同期符号発生器
１１３から送出される同期信号SYCは、ともに
信号伝送線１１１にて送受される。つまり、信号
伝送線１１１には、送受されるべきシリアルデー
タと同期信号SYCとが重畳されている。シリア
ルデータに着目すれば、それを構成する広い幅
（t_H）のパルスおよび狭い幅（t_L）のパルスはと
もに、周波数f₁あるいはf₂を有する同期信号SYC
と同様に存在するため、第４図ｅに示すような信
号となり、本明細書では変調データ信号SDと称
する。

信号伝送線１１１にて搬送される変調データ信
号SDを受けて、周波数比較器１２３はその入力
される信号の周波数に応じて“０”あるいは
“１”を出力する。基準クロツク信号Ｃの周期t_C
にて繰り返される時点t₁〜t₇を基準にする。時間
［t₁、t₂］、［t₂、t₃］、［t₃、t₄］および［t₆、t₇］
に
おけ同期信号SYCの周波数はf₁である。また、時
間［t₄、t₅］、［t₅、t₆］および［t₇、t₁］における
同期信号SYCの周波数はf₂（＜f₁）である。

このように周波数変化する同期信号SYCが存
在する変調データ信号SDは信号伝送線１１１か
ら周波数比較器１２３に導入されて、周波数f₁の
場合には“１”および周波数f₂の場合には“０”
をとる論理出力信号LS１２３が、この周波数比
較器１２３から出力されてラツチ回路１２７のＤ
入力端子に導入される。

一方、この変調データ信号SDが同様にして信
号伝送線１１１から制御部１１５の信号入出力線
１２１を介して低域通過形濾波器１２５に導入さ
れる。この変調データ信号SDでは、１タイムス
ロツト内に４ビツトのシリアルデータが含まれて
いる。シリアルデータにおける１ビツトの時間を
t_Bとし、“１”データは幅の広いパルスt_Hであり、
“０”データは狭い幅t_Lのパルスである。これら
変調データ信号SDの各ビツトパルスは、同期信
号SYCの周波数f₁であるときには周波数f₁で、ま
た同期信号SYCの周波数がf₂であるときには当該
周波数f₂で、それぞれ変調されている。

今、シリアルデータのビツト状態は、時間
［t₂、t₃］においては（０、１、０、０）、時間
［t₃、t₄］においては（１、１、０、１）、時間
［t₄、t₅］においては（１、０、０、１）とする。
これらのシリアルデータは、変調データ信号SD
として信号伝送線１１１に載つている。

低域通過形濾波器１２５によつて周波数f₂以上
の周波数はカツトされるので、その出力信号Ｓ１
２５には変調に用いられていた周波数f₁およびf₂
は除去されている。このようにして、周波数カツ
トされた出力信号Ｓ１２５は、第４図ｇに示すシ
リアルデータ列信号となつて現われる。更に、シ
リアルデータ列信号Ｓ１２５は、別な低域通過形
濾波器１２９に供給されて、１／（t_B−t_L）以上
の周波数がカツトされた出力信号LS１２９を出
力する。この出力信号LS１２９は、第４図ｉに
示すような幅の広いパルスであつて、各タイムス
ロツト内のデータビツト状態に応じた幅を持つて
いる。この信号LS１２９は、単安定マルチバイ
ブレータ１３１に供給されて、信号LC１２９の
立ち上がり（時点t₁a、t₂a、t₃a、…）から時間t_S
の間だけ“０”となる幅の狭いパルス信号LS１
３１が供給されて、ラツチ回路１２７のクロツク
端子に供給される。また、信号LS１２９は、３
段のシフトレジスタ１３３の各段のクロツク端子
に共通に入力されている。

ラツチ回路１２７では、そのＤ入力端子に供給
されている論理信号LS１２３の論理状態に応じ
て、そのクロツク端子に供給されている信号LS
１３１の立ち上がり（時点t₁a＋t_S、t₂a＋t_S、t₃a
＋t_S、…）に応じて論理状態をラツチする。この
Ｑ出力信号が、シフトレジスタ１３３において、
信号LS１２９の立下り（時点t₁b、t₂b、t₃b、…）
に応じて順次シフトされる。このようにして、シ
フトレジスタでは、信号伝送線１１１にて搬送さ
れる変調データ信号SD内の同期信号SYCの論理
状態を順次記憶する。シフトレジスタ１３３の３
段によるそれぞれの出力信号であるＤ３〜Ｄ１
は、アドレスデータAD（第４図ｆ参照）である。
すなわち、低域通過形濾波器１２９から出力され
る論理信号LS１２９の立下り時点を基準にして
みると、時点t₁bまでのアドレスは（１、０、１）
である。また時間［t₁b、t₂b］におけるアドレス
は（０、１、１）であり、時間［t₂b、t₃b］では
アドレスが（１、１、１）であり、更に、時点
t₃b以降はアドレスADが（１、１、０）である。

今、時間［t₂、t₃］のアドレスデータADは、
（１、０、１）であるから、制御部１１５のメモ
リ回路１３５からは第１制御データ信号Ｇ１およ
び第２制御データ信号Ｇ２がともに“１”で出力
される（第４図ｌおよびｍ参照）。この場合、ア
ンドゲート１４９の論理積出力信号LS１４９は
“０”であり、ゲートＲ１４１は開かないので受
信モードとはならない。他方、アンドゲート１４
５の出力論理積信号LS１４５は、“１”となるの
で、ゲートＴ１４３が開いて送信可能状態とな
る。

この場合、アドレス（１、０、１）によつて指
定される送信部１１１内におけるメモリ回路１５
１の指定エリアに記憶されているデータがパラレ
ルデータDP１５１となつて出力される。

今、送信部１１７のメモリ回路１５１における
アドレス（１、０、１）に記憶されているデータ
が（０、１、０、０）のパラレルデータであるも
のとする。前述の如く、このアドレス（１、０、
１）が指定されることにより当該メモリ回路１５
１からデータ（０、１、０、０）が読出されて、
パラレルデータ信号DP１５１となつてＰ／Ｓ変
換器１５３に並列に供給される。Ｐ／Ｓ変換器１
５３では、クロツク信号CLTに同期してシリア
ルデータDS１５３に変換する。変換後のシリア
ルデータ信号DS１５３は、クロツク信号CLTに
応じて変調器１５７によつてパルス幅変調され
る。“１”を表わす広い幅のパルスと“０”を表
わす狭い幅のパルスとが時間に対して直列に存在
するシリアルデータ（１、０、０、１）のデータ
信号DT（第４図ｈ参照）が、ゲートＤ１４１お
よびゲートＡ１２３を介して信号伝送線１１１に
出力送信される。

このようにして、４ビツトのシリアルデータが
出力された後、論理信号LS１２９が立ち下がる
時点t₁bにおいてシフトレジスタ１３３がその保
持状態をシフトする。そのため、時間［t₂、t₃］
におけるＭ系列符号信号Ｍの論理状態は“１”で
あるから、シフトレジスタ１３３に保持されるア
ドレスデータ（Ｄ３〜Ｄ１）は（０、１、１）と
なる。このようにして、次のタイムスロツトのア
ドレスデータが定まる。

また同様にして、時間［t₃、t₄］におけるＭ系
列符号信号Ｍの論理状態は“１”であるので、そ
の間における同期信号SYCの周波数はf₁であるか
ら、単安定マルチバイブレータ１３１の出力信号
LS１３１の立ち上がりによつてラツチ回路１２
７のＱ出力信号Ｑ１２７の論理状態は“１”のま
まであり、低域通過形濾波器１２９の出力論理信
号LS１２９の立下り時点t₂bにおいてシフトレジ
スタ１３３がシフトするので、その出力信号Ｄ３
〜Ｄ１は（１、１、１）となる。これによつて、
次の時間［t₄、t₅］におけるアドレスデータAD
が（１、１、１）として定まる。

次の時間［t₃、t₄］におけるアドレスデータ
ADは（０、１、１）であるから、制御部１１５
のメモリ回路１５３からは、第１制御データ信号
Ｇ１のみが“０”となり、他の第２制御データ信
号Ｇ２は高インピーダンス状態（＊）となる。２
つのアンドゲート１４５および１４９はともに低
論理状態をとる論理信号LS１４５およびLS１４
９をそれぞれ出力するので、ゲートＴ１４３およ
びゲートＲ１４１は、ともに閉じることとなる。
従つて、本ステーシヨンは送信も受信も行なわれ
ない状態となる。

更に、時間［t₄、t₅］においてはアドレスデー
タADが（１、１、１）となるので、メモリ回路
１３５からは第１制御データ信号Ｇ１が“０”と
なり、第２制御データ信号Ｇ２は“０”となる。
一方のアンドゲート１４５の論理出力信号LS１
４５は“０”となるので、ゲートＴ１４３は閉じ
るが、他方のアンドゲート１４９の論理出力信号
LS１４９は“１”となるので、ゲートＲ１４１
は開くこととなる。そのため、本ステーシヨンで
は送信が行なわれず、受信のみが行なわれること
となる。この時間［t₄、t₅］におけるシリアルデ
ータ列Ｄは、第４図ｈに示す如く、（１、０、０、
１）であり、当該シリアルデータ列Ｄを示すデー
タが信号伝送線１１１からゲートＲ１４１を介し
て受信部１１９に供給される。その場合、信号伝
送線１１１における実際のデータは、第４図ｅに
示す如く、変調データ信号SDとなつているので、
制御部１１５における信号入出力線１２１を介し
て、まず低域通過形濾波器１２９に供給される。
しかる後、当該濾波器１２５によつて周波数f₂以
上がカツトされた信号Ｓ１２５（シリアルデータ
列信号）となつてゲートＲ１４１に導入されるの
である。

第１制御データ信号Ｇ１が“１”、第２制御デ
ータ信号Ｇ２が“０”をとることによつてゲート
Ｒ１４１が開いているので、当該ゲートＲ１４１
に供給されるシリアルデータ列信号Ｓ１２５が受
信部１１９に導入される。このようにして、復調
器１６１に順次導入されるシリアルデータ（１、
０、０、１）はパルス幅変調されているので、ビ
ツト毎に“1001”の論理状態をとる受信データ
DRはＳ／Ｐ変換器１６３によつてパラレルデー
タDPRに変換される。このとき、メモリ回路１
６５にはアドレス（１、１、１）が供給されてい
るので、当該アドレス（１、１、１）に対応する
メモリエリアに受信したデータが格納されること
になる。

上述の如く、第１図に示したステーシヨンにお
いては、アドレスが（１、１、１）のときに受信
がなされ、（１、０、１）あるいは（１、１、０）
のときに送信がなされる構成となつている。これ
に対応して、他のステーシヨンのうちの１ステー
シヨンにおいてアドレスが（１、１、１）のとき
に送信を行ない、（１、０、１）あるいは（１、
１、０）の場合に受信を行なうように各メモリ回
路１３１，１５１，１６５の設定を行なつておけ
ば、そのステーシヨンと第１図に示すステーシヨ
ンとの間で同期をとることができ、これら２つの
ステーシヨン間でのデータの送受信が可能とな
る。

また、第１図に示したステーシヨンにおいて、
更に他のアドレス、例えば（０、０、１）の場合
に受信、またアドレスが（０、１、０）の場合に
送信を行なうようにメモリ回路１３１にデータを
設定しておき、これに対応して他のステーシヨン
のうち更に他のステーシヨンにおいてアドレスが
（０、０、１）の場合に送信、（０、１、０）の場
合に受信を行なうように設定しておけば、そのス
テーシヨンと第１図に示すステーシヨンとの間の
データの送受信が可能となる。このようにして、
第１図に示すステーシヨンは、他のステーシヨン
のうち２つのステーシヨンとの間で所定のデータ
を衝突させることなく別々に送受信が行なえる。

従つて、上述の如く、他のステーシヨンにおい
ても、互いに送受信を行なおうとするステーシヨ
ン同士で共通するアドレスに対しては送受信の設
定を行なえば、同期信号SYCによつて同期を取
りつつアドレツシングが可能となる。

更に、１つのステーシヨンで異なる複数のデー
タを複数のステーシヨンに対して送受信すること
が可能である。

ところで、送信専用のステーシヨンで良い場合
には、受信部１１９を除去する。また、受信専用
のステーシヨンとする場合には、送信部１１７を
取り去れば良い。

以上により、同期符号をシリアルデータととも
に１本の信号線で送受可能となる。また、Ｍ系列
の周期性符号を使つているので、受信側におい
て、その多項式で同期符号のシーケンスをチエツ
クすることも可能となる。

なお、以上の説明にあつては、同期符号として
Ｍ系列符号を使用したが、周期性を有する符号列
としては、平方剰余系列（Ｌ系列）、双子素数系
列等もある。ただし、これらはＭ系列に比べると
発生多項式が複雑で、Ｍ系列のように簡易なシフ
トレジスタと排他的論理和ゲートとでは実現でき
ないので、実際的ではない。

また、Ｍ系列符号信号Ｍを２つの周波数f₁およ
びf₂と変調しており、その間を区別するために、
時間t_Fだけ“０”となるように単安定マルチバイ
ブレータ２２５（第２図参照）を設けている。こ
れによつて、Ｍ系列符号の論理レベルが同一レベ
ルを持続しても各タイムスロツトが識別できる。
しかし、この時間t_Fだけ各タイムスロツトにおい
て占有されるので、その分伝送速度が低下すると
いえる。

このような欠点を解消するための一例として、
各タイムスロツトの識別用に別な周波数f₃（≠f₁、
≠f₂）の発振器を用意する。例えば、符号列が
（１、１、１、０、０、１、０、１、１）と続く
場合、同一符号が持続する場合に周波数f₃を用い
て、（f₁、f₃、f₁、f₂、f₃、f₁、f₂、f₁、f₃）と周波
数変調すれば良い。その場合の同期符号発生器の
構成としては、基準クロツクで規定される符号発
生時tiに、その符号レベルMiをその都度記憶で
きる回路を設けておく。各クロツク毎にて、１つ
前の符号レベルMi_-1として比較して、同一レベ
ルならば周波数f₃を、異なるレベルならばその符
号レベルに従つて周波数f₁（“１”）あるいはf₂
（“０”）を発生するようにすれば良い。アドレス
判定部である各ステーシヨンの制御部１１５にお
いては、周波数f₃を受信した場合には、前のクロ
ツク時と同一の論理レベルを出力するように、第
１図に示す周波数比較器１２３を構成すれば良
い。

本実施例では、Ｍ系列符号信号Ｍが周波数変調
するのに発振器を複数としたが、例えば１つの電
圧制御形発振器を用いて、入力信号の電圧レベル
によつて発振周波数を変えるようにしても良い。

≪発明の効果≫ 以上詳述した如く、本発明によれば、時系列符
号に基づく各ビツト情報に応じて周波数を変えた
伝送管理信号と、送受されるシリアルデータとが
重畳されて、１本の共通伝送線のみで各ステーシ
ヨン間のデータ授受が行なえるようにしたため、
構成簡単かつ低廉なネツトワークシステムを実現
することができ、効果的である。

【図面の簡単な説明】

第１図は本発明によるネツトワークシステムの
一実施例における１ステーシヨンの構成および同
期符号発生器の構成を示すブロツク図、第２図は
第１図に示した同期符号発生器の構成を具体的に
示すブロツク図、第３図ａおよびｂは第２図に示
した同期符号発生器の動作を示す各部の信号波形
図、第４図ａ〜ｍは第１図に示した本発明実施例
の動作を説明するためのタイミング図、第５図は
従来における複数のステーシヨンを１本の通信線
によつて結合するネツトワークシステムの構成を
示す結線図、第６図は第５図に示すようなネツト
ワークシステムにおいて送受される信号のデータ
列を示す構成図、第７図は従来の２線式における
ネツトワークシステムを示す構成ブロツク図、第
８図ａ〜ｃは第７図に示すネツトワークシステム
におけるＭ系列同期符号信号を得る動作を示す信
号タイミング図、第９図は第７図に示すネツトワ
ークシステムに用いるＭ系列同期符号の論理状態
を説明するための論理状態図である。１１１……信号伝送線、１１３……同期符号発
生器、１１５……制御部、１１７……送信部、１
１９……受信部、１２３……周波数比較器、１２
５，１２９……低域通過形濾波器、１３３，２１
１……シフトレジスタ、１４１，１４３……ゲー
ト、１３５，１５１，１６５……メモリ回路、２
１３……排他的論理和ゲート、２１５……基準ク
ロツク発生器、２１７，２１９……発振器、７０
２……同期信号伝送線、７０３……データ伝送
線、７０４……送信ステーシヨン、７０５……受
信ステーシヨン、Ｍ……Ｍ系列符号信号、SYC
……同期信号。

Claims

【特許請求の範囲】１１線式の共通伝送線に対して、複数のステー
シヨンを接続し、各ステーシヨン相互間において
シリアルデータの授受をなすように構成されたネ
ツトワークシステムにおいて；所定の時系列符号に基づく各ビツト情報を予め
設定された同期タイミングでサイクリツクに発生
し、前記各ビツト情報に応じて周波数が変化して
いる伝送管理用信号を前記シリアルデータの授受
がなされる前記共通伝送線に重畳的に送出する伝
送管理手段と；前記複数のステーシヨンのそれぞれには、前記
周波数が変化している伝送管理用信号におけるビ
ツト情報の周波数に応じて復調をなし、前記時系
列符号の各ビツト情報のみを前記共通伝送線から
抽出する符号列抽出手段と；前記抽出された各ビツト情報でなる時系列信号
に基づいて、同期符号を再生する同期符号再生手
段と；前記抽出された各ビツト情報でなる時系列信号
の中から所定ビツト長の時系列固有信号を判別す
る符号判別手段とを備え；前記符号判別手段で所定の固有符号が判別され
ることを条件として、前記再生された同期符号に
基づいて、当該ステーシヨンにおけるシリアルデ
ータ送受期間を決定するように構成したことを特
徴とするネツトワークシステム。