JPH0478061B2 - - Google Patents
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- JPH0478061B2 JPH0478061B2 JP59156759A JP15675984A JPH0478061B2 JP H0478061 B2 JPH0478061 B2 JP H0478061B2 JP 59156759 A JP59156759 A JP 59156759A JP 15675984 A JP15675984 A JP 15675984A JP H0478061 B2 JPH0478061 B2 JP H0478061B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
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- serial data
- synchronization
- Prior art date
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 39
- 230000008054 signal transmission Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 9
- 230000010355 oscillation Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G08—SIGNALLING
- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C15/00—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path
- G08C15/06—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division
- G08C15/12—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division the signals being represented by pulse characteristics in transmission link
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Small-Scale Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
≪産業上の利用分野≫
本発明は、信号ラインによつて結合された複数
のステーシヨンのそれぞれにあつてシリアルデー
タの授受を相互に行なえるように構成したネツト
ワークシステムに関し、特にシリアルデータおよ
びデータ授受をなすための同期信号を1線式の共
通信号ラインに載せて、ステーシヨン相互間のシ
リアルデータ授受を行なうようにしたネツトワー
クシステムに関するものである。
のステーシヨンのそれぞれにあつてシリアルデー
タの授受を相互に行なえるように構成したネツト
ワークシステムに関し、特にシリアルデータおよ
びデータ授受をなすための同期信号を1線式の共
通信号ラインに載せて、ステーシヨン相互間のシ
リアルデータ授受を行なうようにしたネツトワー
クシステムに関するものである。
≪従来技術とその問題点≫
従来、公知のネツトワークシステムとしては、
第5図に示す如く、複数のステーシヨンS1,S2,
…,SNを1本の信号線501によつて結合する
方式のものがあつた。ステーシヨン相互間にて通
信する信号の形式は、第6図示す列態様である。
この方式は、SDLC(Synchronous Data Link
Commuication)と称されるもので、IBM社によ
つて開発されたものである。
第5図に示す如く、複数のステーシヨンS1,S2,
…,SNを1本の信号線501によつて結合する
方式のものがあつた。ステーシヨン相互間にて通
信する信号の形式は、第6図示す列態様である。
この方式は、SDLC(Synchronous Data Link
Commuication)と称されるもので、IBM社によ
つて開発されたものである。
ここで、信号形式のうち、「F0」、「Fc」は
“01111110”のビツトパターンを有し、データ列
の始めと終りを示す。「A」は通常8ビツトであ
り、伝送データ「I」の送り先アドレスを示す。
「C」は通常8ビツトであり、データ「I」の種
類を示す。「FCS」は伝送に伴う誤りを検出する
ために設けられている。
“01111110”のビツトパターンを有し、データ列
の始めと終りを示す。「A」は通常8ビツトであ
り、伝送データ「I」の送り先アドレスを示す。
「C」は通常8ビツトであり、データ「I」の種
類を示す。「FCS」は伝送に伴う誤りを検出する
ために設けられている。
しかしながら、このようなSDLC方式では、1
本の通信線501で伝送するため、データ授受の
同期をとる必要上、「F0」、「Fc」および送出デー
タの受信ステーシヨンを指令するアドレス「A」
が必要不可欠である。そのため、伝送データ
「I」の占有時間に、「F0」、「Fc」および「A」
に要する時間が付加されるので、データの伝送効
率が悪いといつた問題点があつた。
本の通信線501で伝送するため、データ授受の
同期をとる必要上、「F0」、「Fc」および送出デー
タの受信ステーシヨンを指令するアドレス「A」
が必要不可欠である。そのため、伝送データ
「I」の占有時間に、「F0」、「Fc」および「A」
に要する時間が付加されるので、データの伝送効
率が悪いといつた問題点があつた。
このような問題点を解決する方式として、デー
タ列とアドレス信号とをそれぞれの専用ラインで
送るようにした2線式のネツトワークシステムが
提案された。かような通信方式にあつては、所定
の符号列信号を専用の同期信号伝送線を介して各
ステーシヨンへ供給し、各ステーシヨンのアドレ
ツシングおよび同期をとる方式のネツトワークシ
ステムであり、例えば、特公昭52−13367「信号多
重伝送装置」公報に示される如きものがある。こ
れは、第7図に示す如く、複数対の送信ステーシ
ヨン704および受信ステーシヨン705を同期
信号伝送線702およびデータ伝送線703とに
よつて結合してなるもので、同期信号伝送線70
2には、同期信号発生器701から、第8図cに
示されるような同期信号が各ステーシヨンに供給
されている。
タ列とアドレス信号とをそれぞれの専用ラインで
送るようにした2線式のネツトワークシステムが
提案された。かような通信方式にあつては、所定
の符号列信号を専用の同期信号伝送線を介して各
ステーシヨンへ供給し、各ステーシヨンのアドレ
ツシングおよび同期をとる方式のネツトワークシ
ステムであり、例えば、特公昭52−13367「信号多
重伝送装置」公報に示される如きものがある。こ
れは、第7図に示す如く、複数対の送信ステーシ
ヨン704および受信ステーシヨン705を同期
信号伝送線702およびデータ伝送線703とに
よつて結合してなるもので、同期信号伝送線70
2には、同期信号発生器701から、第8図cに
示されるような同期信号が各ステーシヨンに供給
されている。
同期信号発生器701においては、第8図aに
示されるような一定周期τのクロツク信号と、同
図bに示されるような一定周期Tで、H、H、
L、L、H、Lという順序を繰り返すM系列符号
を発生し、幅変調を行なつて同図cに示すような
信号を発生するものである。
示されるような一定周期τのクロツク信号と、同
図bに示されるような一定周期Tで、H、H、
L、L、H、Lという順序を繰り返すM系列符号
を発生し、幅変調を行なつて同図cに示すような
信号を発生するものである。
送信ステーシヨン704は、同期信号を受信
し、第8図に示したようなクロツク信号と符号系
列信号とに復調する受信回路706と、復調され
た符号系列信号をクロツク信号に同期して順次シ
フトさせるシフトレジスタ707,708,70
9および、これらシフトレジスタ707,70
8,709各出力の論理演算を行なつて予め定め
られた論理出力となつたときにゲート711を開
く論理回路710とを備えている。
し、第8図に示したようなクロツク信号と符号系
列信号とに復調する受信回路706と、復調され
た符号系列信号をクロツク信号に同期して順次シ
フトさせるシフトレジスタ707,708,70
9および、これらシフトレジスタ707,70
8,709各出力の論理演算を行なつて予め定め
られた論理出力となつたときにゲート711を開
く論理回路710とを備えている。
第9図は、シフトレジスタ707,708,7
09の出力D1,D2,D3および論理回路71
0の出力Xの関係をクロツク毎に示したもので、
同図に示される如く、シフトレジスタ707,7
08,709出力のL、Hの組合せパターンは符
号系列信号の周期Tの間に7種類現われる。
09の出力D1,D2,D3および論理回路71
0の出力Xの関係をクロツク毎に示したもので、
同図に示される如く、シフトレジスタ707,7
08,709出力のL、Hの組合せパターンは符
号系列信号の周期Tの間に7種類現われる。
従つて、各送信ステーシヨン704において7
つの組合せパターンのうちの1つを論理回路71
0の成立条件とすれば(例えば、同図に示す如く
H、H、L)、符号系列信号の1周期Tの間に1
回だけ論理回路710の論理が成立してゲート7
11が開かれることとなり、出力回路712から
1ビツトのデータがデータ伝送線703へ送出さ
れることとなる。
つの組合せパターンのうちの1つを論理回路71
0の成立条件とすれば(例えば、同図に示す如く
H、H、L)、符号系列信号の1周期Tの間に1
回だけ論理回路710の論理が成立してゲート7
11が開かれることとなり、出力回路712から
1ビツトのデータがデータ伝送線703へ送出さ
れることとなる。
同様にして、受信ステーシヨン705において
も、受信回路713とシフトレジスタ714,7
15,716および論理回路717を備えてお
り、符号系列信号の1周期Tの間に所定の組合せ
パターンが得られたときのみゲート718を開
き、データ伝送線703から信号入力回路719
へ取込む構成となつている。
も、受信回路713とシフトレジスタ714,7
15,716および論理回路717を備えてお
り、符号系列信号の1周期Tの間に所定の組合せ
パターンが得られたときのみゲート718を開
き、データ伝送線703から信号入力回路719
へ取込む構成となつている。
このようにして、送信ステーシヨン704では
論理回路710の成立条件と同一の成立条件を有
する論理回路717を備えた受信ステーシヨンと
の間でデータの送受が可能となり、他の成立条件
を有する送受信ステーシヨンに対して異なる同期
をとることができ、データが衝突することなく送
受信ができる。
論理回路710の成立条件と同一の成立条件を有
する論理回路717を備えた受信ステーシヨンと
の間でデータの送受が可能となり、他の成立条件
を有する送受信ステーシヨンに対して異なる同期
をとることができ、データが衝突することなく送
受信ができる。
しかしながら、このように2本の信号線を設け
たネツトワークシステムにあつては、同期アドレ
ス線とシリアルデータ線とをそれぞれ専用化して
いるために、1本の信号線で伝送する方式に比べ
て通信線の数、中継コネクタの数等が必然的に増
えることとなる。そのため、ネツトワークシステ
ムの構成が複雑、大型となり、また高価なものと
なるといつた問題点があつた。
たネツトワークシステムにあつては、同期アドレ
ス線とシリアルデータ線とをそれぞれ専用化して
いるために、1本の信号線で伝送する方式に比べ
て通信線の数、中継コネクタの数等が必然的に増
えることとなる。そのため、ネツトワークシステ
ムの構成が複雑、大型となり、また高価なものと
なるといつた問題点があつた。
≪発明の目的≫
本発明は、上述した問題点に鑑みてなされたも
のであつて、システム構成の簡略化低廉化を図
り、かつ伝送効率も適当なレベルに維持すること
のできるネツトワークシステムを提供することを
目的とする。
のであつて、システム構成の簡略化低廉化を図
り、かつ伝送効率も適当なレベルに維持すること
のできるネツトワークシステムを提供することを
目的とする。
≪発明の構成≫
このような目的は、ネツトワークシステムを構
成する複数のステーシヨンを1本の共通伝送線に
接続し、所定の時系列符号の各ビツト情報に応じ
て周波数が変化する伝送管理用符号を共通伝送線
に送出してシリアルデータに重畳させ、各ステー
シヨンでは、変化している周波数に応じたビツト
情報を復調して時系列符号信号を得、この時系列
符号信号から同期信号を再生し、また時系列符号
信号からステーシヨン固有の時系列符号を判別
し、この固有符号の判別を条件として再生同期信
号によつて、そのステーシヨンにおけるシリアル
データ送受期間を決定するように構成することに
よつて達成される。
成する複数のステーシヨンを1本の共通伝送線に
接続し、所定の時系列符号の各ビツト情報に応じ
て周波数が変化する伝送管理用符号を共通伝送線
に送出してシリアルデータに重畳させ、各ステー
シヨンでは、変化している周波数に応じたビツト
情報を復調して時系列符号信号を得、この時系列
符号信号から同期信号を再生し、また時系列符号
信号からステーシヨン固有の時系列符号を判別
し、この固有符号の判別を条件として再生同期信
号によつて、そのステーシヨンにおけるシリアル
データ送受期間を決定するように構成することに
よつて達成される。
《実施例の説明》
以下実施例に基づいて本発明の詳細に説明す
る。
る。
第1図に本発明の実施例を示す。図において、
1線式の共通伝送線である1本の信号伝送線11
1に、ネツトワークシステムを構成するように結
合された複数のステーシヨンのうちの1つの構成
を示し、他のステーシヨンも同様な構成であるも
のとする。
1線式の共通伝送線である1本の信号伝送線11
1に、ネツトワークシステムを構成するように結
合された複数のステーシヨンのうちの1つの構成
を示し、他のステーシヨンも同様な構成であるも
のとする。
複数のステーシヨンの相互間でシリアルデータ
列の授受をなすための同期信号を発生する同期符
号発生器113が、1本の信号伝送線111に接
続されている。この同期符号発生器113は、複
数のステーシヨンのそれぞれにおいて行なわれる
データ伝送の同期およびデータの授受をすべきス
テーシヨンの指令(アドレツシング)を司どるも
のであり(伝送管理)、複数のステーシヨンとは
別個に信号伝送線111に接続されている。
列の授受をなすための同期信号を発生する同期符
号発生器113が、1本の信号伝送線111に接
続されている。この同期符号発生器113は、複
数のステーシヨンのそれぞれにおいて行なわれる
データ伝送の同期およびデータの授受をすべきス
テーシヨンの指令(アドレツシング)を司どるも
のであり(伝送管理)、複数のステーシヨンとは
別個に信号伝送線111に接続されている。
第2図に同期符号発生器113の構成を示す。
この同期符号発生器113は、一定周期を有する
符号列としてのM系列符号列を生じさせるもので
あり、ここでは、3次のM系列で符号を発生させ
ている。
この同期符号発生器113は、一定周期を有する
符号列としてのM系列符号列を生じさせるもので
あり、ここでは、3次のM系列で符号を発生させ
ている。
第3図aおよびbは、第2図に示す同期符号発
生器113の各部における信号タイミングを示す
信号波形図である。
生器113の各部における信号タイミングを示す
信号波形図である。
第2図および第3図において、3段(m1〜
m3)でなるシフトレジスタ211の第2段m2
と第3段m3との出力を排他的論理和ゲート21
3に供給して、当該ゲート213の出力をシフト
レジスタ211の第1段m1の入力としている。
シフトレジスタ211でのシフトは、基準クロツ
ク発生器215から供給される基準クロツク信号
Cによつて制御される。
m3)でなるシフトレジスタ211の第2段m2
と第3段m3との出力を排他的論理和ゲート21
3に供給して、当該ゲート213の出力をシフト
レジスタ211の第1段m1の入力としている。
シフトレジスタ211でのシフトは、基準クロツ
ク発生器215から供給される基準クロツク信号
Cによつて制御される。
このように、シフトレジスタ211と論理素子
である排他的論理和ゲート213との組合せによ
つて発生されるM系列符号は、第3段m3と第2
段m2との排他的論理和で表わされる多項式(m3
m2)に従う3次のM系列符号である。
である排他的論理和ゲート213との組合せによ
つて発生されるM系列符号は、第3段m3と第2
段m2との排他的論理和で表わされる多項式(m3
m2)に従う3次のM系列符号である。
ところで、このようなM系列符号を同期信号と
して用いることは公知である。一般に、n段のシ
フトレジスタと論理素子とで実現できる符号系列
の最大周期Tは、 T=2n−1 (1) として表わされる。そのため、同じ組合せによる
符号状態は上記(1)式で表わされる周期Tをとり、
その期間同じ組合せの符号状態は生じない。定ま
つた段数のシフトレジスタを用いて同期信号を得
る場合、M系列符号を同期信号として利用すれ
ば、チヤネル数を最大にでき、最も効果的と言え
る。そのため、M系列符号はデータ通信の同期信
号として多用されるものである。
して用いることは公知である。一般に、n段のシ
フトレジスタと論理素子とで実現できる符号系列
の最大周期Tは、 T=2n−1 (1) として表わされる。そのため、同じ組合せによる
符号状態は上記(1)式で表わされる周期Tをとり、
その期間同じ組合せの符号状態は生じない。定ま
つた段数のシフトレジスタを用いて同期信号を得
る場合、M系列符号を同期信号として利用すれ
ば、チヤネル数を最大にでき、最も効果的と言え
る。そのため、M系列符号はデータ通信の同期信
号として多用されるものである。
第2図に示す本実施例の同期符号発生器113
においては、シフトレジスタ211の段数nが3
段である。上記(1)式に従つて、M系列符号に基づ
く同期信号SYCの周期Tは、 T=tc×(23−1) (2) として与えられる。また、符号の組合せ状態は7
(=23−1)通りである。
においては、シフトレジスタ211の段数nが3
段である。上記(1)式に従つて、M系列符号に基づ
く同期信号SYCの周期Tは、 T=tc×(23−1) (2) として与えられる。また、符号の組合せ状態は7
(=23−1)通りである。
本同期符号発生器113には、2つの発振器1
17および119が備わつている。シフトレジス
タ211の第3段m3の出力として得られる3次
のM系列符号信号M(第3図b参照)を、周波数
f1で発振する第1発振器217の発振制御端子に
供給している。また、M系列符号信号Mを、イン
バータ221を介して、周波数f2で発振する第2
発振器219の発振制御端子に供給している。M
系列符号信号Mが“1”のときには第1発振器2
17が付勢され、“0”のときには第2発振器2
19が付勢される。ここで、周波数f1が周波数f2
より高いものとする。これら両発振器217およ
び219のいずれかの出力信号が、M系列符号信
号Mに応じて選択的にアンドゲート223に供給
される。基準クロツク信号C(第3図a参照)が
入力される単安定マルチバイブレータ225は、
基準クロツク信号Cの立ち上がりに応じて時間幅
tFだけ“0”となる信号LS225を発生して、
アンドゲート223に出力する。このアンドゲー
ト223は、発振周波数がf1あるいはf2の出力信
号と論理信号LS225との論理積をとつて、本
発明ネツトワークシステムの同期信号SYCとし
て発生する。更に、この同期信号SYCはハイ/
ロー・インピーダンスによる電気接続回路227
を介して、信号伝送線111(第1図参照)に送
出されている。
17および119が備わつている。シフトレジス
タ211の第3段m3の出力として得られる3次
のM系列符号信号M(第3図b参照)を、周波数
f1で発振する第1発振器217の発振制御端子に
供給している。また、M系列符号信号Mを、イン
バータ221を介して、周波数f2で発振する第2
発振器219の発振制御端子に供給している。M
系列符号信号Mが“1”のときには第1発振器2
17が付勢され、“0”のときには第2発振器2
19が付勢される。ここで、周波数f1が周波数f2
より高いものとする。これら両発振器217およ
び219のいずれかの出力信号が、M系列符号信
号Mに応じて選択的にアンドゲート223に供給
される。基準クロツク信号C(第3図a参照)が
入力される単安定マルチバイブレータ225は、
基準クロツク信号Cの立ち上がりに応じて時間幅
tFだけ“0”となる信号LS225を発生して、
アンドゲート223に出力する。このアンドゲー
ト223は、発振周波数がf1あるいはf2の出力信
号と論理信号LS225との論理積をとつて、本
発明ネツトワークシステムの同期信号SYCとし
て発生する。更に、この同期信号SYCはハイ/
ロー・インピーダンスによる電気接続回路227
を介して、信号伝送線111(第1図参照)に送
出されている。
このようにして、基準クロツク信号Cに応じて
サイクリツクに発生されるM系列符号の“1”、
“0”は、周波数f1、f2の周波数がそれぞれ異な
る信号として、伝送管理のために同期信号SYC
となる。次いで、回路227によつて信号伝送線
111に送出される。
サイクリツクに発生されるM系列符号の“1”、
“0”は、周波数f1、f2の周波数がそれぞれ異な
る信号として、伝送管理のために同期信号SYC
となる。次いで、回路227によつて信号伝送線
111に送出される。
再度第1図を参照する。同期符号発生器113
を除く構成が、1ステーシヨンの装置構成であ
る。また、第4図a〜mは、本発明ネツトワーク
システムの動作を示すタイミング図である。
を除く構成が、1ステーシヨンの装置構成であ
る。また、第4図a〜mは、本発明ネツトワーク
システムの動作を示すタイミング図である。
信号伝送線111には、M系列符号による符号
(SYC)およびシリアルデータ(DT)を含むシ
リアル信号が重畳的に混在している。1ステーシ
ヨンの内部構成としては、M系列符号に基づく同
期信号SYCによる同期およびアドレツシングに
基づいて、当該ステーシヨンのシリアルデータ列
の送信あるいは受信の指令等を行なうための制御
部115がある。また、その制御部115の指令
に応じて、当該ステーシヨンから内部格納のシリ
アルデータ列を信号伝送線111に送出する送信
部117が備わつている。更に、制御部115の
指令に従つて、信号伝送線111から当該ステー
シヨンにシリアルデータ列を導入して格納する受
信部119が備わつている。
(SYC)およびシリアルデータ(DT)を含むシ
リアル信号が重畳的に混在している。1ステーシ
ヨンの内部構成としては、M系列符号に基づく同
期信号SYCによる同期およびアドレツシングに
基づいて、当該ステーシヨンのシリアルデータ列
の送信あるいは受信の指令等を行なうための制御
部115がある。また、その制御部115の指令
に応じて、当該ステーシヨンから内部格納のシリ
アルデータ列を信号伝送線111に送出する送信
部117が備わつている。更に、制御部115の
指令に従つて、信号伝送線111から当該ステー
シヨンにシリアルデータ列を導入して格納する受
信部119が備わつている。
制御部115と信号伝送線111とを結合する
信号入出力線121が、本ステーシヨンにおける
シリアルデータ列および同期信号を伝送するもの
である。この信号入出力線121は、シリアルデ
ータ列の送信あるいは受信を制御するための周波
数比較器(例えば、フイルタ等で構成したウイン
ドコンパレータ)123に接続されており、この
周波数比較器123の出力信号LS123をDフ
リツプフロツプでなるラツチ回路127のD入力
端子に供給している。また、信号伝送線111か
ら専らシリアルデータ信号を取込むための低域通
過形濾波器125が信号入出力線121に接続さ
れており、その出力信号S125を別な低域通過
形濾波器129に供給している。低域通過形濾波
器125は周波数f2以上の周波数をカツトするも
のであり、他方の低域通過形濾波器129は1/
(tB−tL)以上の周波数をカツトするものである。
信号入出力線121が、本ステーシヨンにおける
シリアルデータ列および同期信号を伝送するもの
である。この信号入出力線121は、シリアルデ
ータ列の送信あるいは受信を制御するための周波
数比較器(例えば、フイルタ等で構成したウイン
ドコンパレータ)123に接続されており、この
周波数比較器123の出力信号LS123をDフ
リツプフロツプでなるラツチ回路127のD入力
端子に供給している。また、信号伝送線111か
ら専らシリアルデータ信号を取込むための低域通
過形濾波器125が信号入出力線121に接続さ
れており、その出力信号S125を別な低域通過
形濾波器129に供給している。低域通過形濾波
器125は周波数f2以上の周波数をカツトするも
のであり、他方の低域通過形濾波器129は1/
(tB−tL)以上の周波数をカツトするものである。
ここで、tBはこのネツトワークシステムにおい
て送受されるシリアルデータ列における1ビツト
が占有する時間であり、tLはシリアルデータ
“0”が占める狭い幅のパルス期間を表わすもの
である。これら両濾波器125および129は、
例えば再トリガが可能な単安定マルチバイブレー
タで構成されている。
て送受されるシリアルデータ列における1ビツト
が占有する時間であり、tLはシリアルデータ
“0”が占める狭い幅のパルス期間を表わすもの
である。これら両濾波器125および129は、
例えば再トリガが可能な単安定マルチバイブレー
タで構成されている。
低域通過形濾波器129の出力論理信号LS1
29を単安定マルチバイブレータ131に供給し
て、論理信号LS129の立ち上がりに同期して
時間幅tSの間だけ“0”となる幅の狭いパルス信
号LS131を発生して、ラツチ回路127のク
ロツク入力端子に供給している。また、論理信号
LS129は、3段でなるシフトレジスタ133
の各段に共通にクロツク信号として供給されてい
る。このシフトレジスタ133は論理信号LS1
29の立下りに応じてシフト動作を行なうもので
ある。
29を単安定マルチバイブレータ131に供給し
て、論理信号LS129の立ち上がりに同期して
時間幅tSの間だけ“0”となる幅の狭いパルス信
号LS131を発生して、ラツチ回路127のク
ロツク入力端子に供給している。また、論理信号
LS129は、3段でなるシフトレジスタ133
の各段に共通にクロツク信号として供給されてい
る。このシフトレジスタ133は論理信号LS1
29の立下りに応じてシフト動作を行なうもので
ある。
シフトレジスタ133の第1段m1の信号入力
端子に、ラツチ回路127のQ出力信号Q127
を供給している。このシフトレジスタ133の第
1段m1では、低域通過形濾波器129の出力信
号LS129の立下りに同期して、ラツチ回路1
27のQ出力信号Q127の論理レベルをラツチ
する。同様に、シフトレジスタ133の第2m2お
よび第3段m3においても、それぞれの前段であ
る第1段m1およびm2にラツチされていた論理状
態を、論理信号LS129の立下りに同期してラ
ツチする。つまり、論理信号LS129の立下り
に応じて、ラツチ回路127のQ出力信号の論理
レベルを順次シフトしてラツチするものである。
端子に、ラツチ回路127のQ出力信号Q127
を供給している。このシフトレジスタ133の第
1段m1では、低域通過形濾波器129の出力信
号LS129の立下りに同期して、ラツチ回路1
27のQ出力信号Q127の論理レベルをラツチ
する。同様に、シフトレジスタ133の第2m2お
よび第3段m3においても、それぞれの前段であ
る第1段m1およびm2にラツチされていた論理状
態を、論理信号LS129の立下りに同期してラ
ツチする。つまり、論理信号LS129の立下り
に応じて、ラツチ回路127のQ出力信号の論理
レベルを順次シフトしてラツチするものである。
シフトレジスタ133の各段におげるラツチ状
態を表わす出力信号D1,D2およびD3を発生
して、メモリ回路135(例えばROM)にアド
レスデータとして供給している。これらの出力信
号D3〜D1は、送信部117および受信部11
9のそれぞれにおけるメモリ回路にもアドレスデ
ータとして供給されている。
態を表わす出力信号D1,D2およびD3を発生
して、メモリ回路135(例えばROM)にアド
レスデータとして供給している。これらの出力信
号D3〜D1は、送信部117および受信部11
9のそれぞれにおけるメモリ回路にもアドレスデ
ータとして供給されている。
メモリ回路135には、M系列符号に基づく同
期信号SYCの1周期間に現われるH、Lの組合
せパターンをアドレスとしており、各アドレスに
対応して送受信制御用のデータG1,G2が設定
記憶されている。
期信号SYCの1周期間に現われるH、Lの組合
せパターンをアドレスとしており、各アドレスに
対応して送受信制御用のデータG1,G2が設定
記憶されている。
本ステーシヨンの受信および送信を制御するゲ
ート回路が備わつている。まず、受信用のゲート
R141が、低域通過形濾波器125の出力端子
と受信部119との間に接続されている。また、
送信用のゲートT143が信号入出力線121と
送信部117との間に接続されている。
ート回路が備わつている。まず、受信用のゲート
R141が、低域通過形濾波器125の出力端子
と受信部119との間に接続されている。また、
送信用のゲートT143が信号入出力線121と
送信部117との間に接続されている。
メモリ回路135から出力される第1制御デー
タ信号G1および第2制御データ信号G2をアン
ドゲート145に供給し、その論理積信号LS1
45をゲートT143の制御端子に供給してい
る。第2制御データ信号G2をインバータ147
に供給してその反転論理信号LS147と第1制
御データ信号G1とを別なアンドゲート149に
供給し、当該ゲート149による論理積信号LS
149をゲートR141の制御端子に供給してい
る。
タ信号G1および第2制御データ信号G2をアン
ドゲート145に供給し、その論理積信号LS1
45をゲートT143の制御端子に供給してい
る。第2制御データ信号G2をインバータ147
に供給してその反転論理信号LS147と第1制
御データ信号G1とを別なアンドゲート149に
供給し、当該ゲート149による論理積信号LS
149をゲートR141の制御端子に供給してい
る。
送信部117は、複数ビツトからなるデータを
格納するメモリ回路151(例えば、バツクアツ
プされたRAM)と、このメモリ回路151から
出力されるパラレルデータDP151をシリアル
データDS153に変換するパラレル−シリアル
変換器(以下P/S変換器と称する)153と、
このP/S変換器153に所定周期TCLTのクロツ
ク信号CLT(シリアルデータ送出用クロツク信
号)を供給するクロツク発生器155および、
P/S変換器153からのシリアルデータDS1
53の“高”、“低”(“1”、“0”に対応)に対応
してクロツク発生器155のクロツク信号CLT
を幅変調して、シリアルデータ列信号DTを出力
する変調器157とから構成されている。ここ
で、送信すべきシリアルデータ列におけるビツト
と周期TCLTは、同期符号を発生させるための基準
クロツク信号Cの周期tCと比較して極めて小さ
い。
格納するメモリ回路151(例えば、バツクアツ
プされたRAM)と、このメモリ回路151から
出力されるパラレルデータDP151をシリアル
データDS153に変換するパラレル−シリアル
変換器(以下P/S変換器と称する)153と、
このP/S変換器153に所定周期TCLTのクロツ
ク信号CLT(シリアルデータ送出用クロツク信
号)を供給するクロツク発生器155および、
P/S変換器153からのシリアルデータDS1
53の“高”、“低”(“1”、“0”に対応)に対応
してクロツク発生器155のクロツク信号CLT
を幅変調して、シリアルデータ列信号DTを出力
する変調器157とから構成されている。ここ
で、送信すべきシリアルデータ列におけるビツト
と周期TCLTは、同期符号を発生させるための基準
クロツク信号Cの周期tCと比較して極めて小さ
い。
メモリ回路151には、シフトレジスタ133
の出力D1〜D3がアドレスデータとして供給さ
れており、入力されたアドレスに格納されている
データを出力するものである。
の出力D1〜D3がアドレスデータとして供給さ
れており、入力されたアドレスに格納されている
データを出力するものである。
受信部119は、ゲートR141を介して取込
まれた受信データ信号DTを復調してクロツク信
号CLRとシリアルデータ信号DRとに分離する復
調器161と、復調されたシリアルデータ信号
DRをパラレルデータ信号DPRに変換するシリア
ル−パラレル変換器(以下S/P変換器と称す
る)163と、S/P変換器163から出力され
るパラレルデータ信号DPRを格納するメモリ回
路165(例えばRAM)とから構成されてい
る。ここで、復調されて得られたクロツク信号
CLRの周期TCLRは、送信データビツトの周期
TCLTと同じである。
まれた受信データ信号DTを復調してクロツク信
号CLRとシリアルデータ信号DRとに分離する復
調器161と、復調されたシリアルデータ信号
DRをパラレルデータ信号DPRに変換するシリア
ル−パラレル変換器(以下S/P変換器と称す
る)163と、S/P変換器163から出力され
るパラレルデータ信号DPRを格納するメモリ回
路165(例えばRAM)とから構成されてい
る。ここで、復調されて得られたクロツク信号
CLRの周期TCLRは、送信データビツトの周期
TCLTと同じである。
メモリ回路165は、シフトレジスタ133の
出力D1,D2およびD3をアドレスデータとし
て入力し、指定されたアドレスにS/P変換器1
63から供給されるデータを書込むものである。
出力D1,D2およびD3をアドレスデータとし
て入力し、指定されたアドレスにS/P変換器1
63から供給されるデータを書込むものである。
送信部117内のメモリ回路151および受信
部119内のメモリ回路165は、例えばマイク
ロコンピユータ(図示せず)に接続されており、
メモリ回路151には制御負荷の状態に応じて送
信用データの書き込みがなされ、また、メモリ回
路165から読込まれたデータに基づいて制御負
荷を制御する構成となつている。
部119内のメモリ回路165は、例えばマイク
ロコンピユータ(図示せず)に接続されており、
メモリ回路151には制御負荷の状態に応じて送
信用データの書き込みがなされ、また、メモリ回
路165から読込まれたデータに基づいて制御負
荷を制御する構成となつている。
第4図a〜mは、第1図および第2図に示した
装置構成の動作を示す信号タイミング図である。
ここで、第4図aの基準クロツク信号Cは、既に
第3図aに示した基準クロツク信号Cである。同
様に、第4図cのM系列符号信号Mは、第3図b
に示した信号と同じである。第4図bに示す信号
は、第2図の単安定マルチバイブレータ225の
出力信号LC225である。この信号LC225
は、時間tFの間だけ“0”となる信号である。
装置構成の動作を示す信号タイミング図である。
ここで、第4図aの基準クロツク信号Cは、既に
第3図aに示した基準クロツク信号Cである。同
様に、第4図cのM系列符号信号Mは、第3図b
に示した信号と同じである。第4図bに示す信号
は、第2図の単安定マルチバイブレータ225の
出力信号LC225である。この信号LC225
は、時間tFの間だけ“0”となる信号である。
前述したように、第2図の第1発振器217お
よび第2発振器219は、それぞれ周波数f1およ
び周波数f2で発振し得る発振器である。シフトレ
ジスタ211の第3段m3から出力されるM系列
符号信号Mの論理状態が“1”のときは第1発振
器217が発振し、また、M系列符号信号Mが
“0”のときに第2発振器219が発振する。本
例の場合、第4図cに示す如く、M系列符号信号
Mは1周期Tの間に“1110010”をとる。かよう
なM系列符号信号Mの論理状態に応じて発振され
る周波数f1あるいはf2の発振出力信号と、単安定
マルチバイブレータ225の出力論理信号LC2
25(第4図b参照)との論理積をとるアンドゲ
ート223から、第4図dに示される通りの同期
信号SYCが得られる。また、第4図eに示す信
号は、信号伝送線111に(SYC)と(DT)が
混在的に載つている周波数f1およびf2の変調デー
タ信号SDである。
よび第2発振器219は、それぞれ周波数f1およ
び周波数f2で発振し得る発振器である。シフトレ
ジスタ211の第3段m3から出力されるM系列
符号信号Mの論理状態が“1”のときは第1発振
器217が発振し、また、M系列符号信号Mが
“0”のときに第2発振器219が発振する。本
例の場合、第4図cに示す如く、M系列符号信号
Mは1周期Tの間に“1110010”をとる。かよう
なM系列符号信号Mの論理状態に応じて発振され
る周波数f1あるいはf2の発振出力信号と、単安定
マルチバイブレータ225の出力論理信号LC2
25(第4図b参照)との論理積をとるアンドゲ
ート223から、第4図dに示される通りの同期
信号SYCが得られる。また、第4図eに示す信
号は、信号伝送線111に(SYC)と(DT)が
混在的に載つている周波数f1およびf2の変調デー
タ信号SDである。
本実施例において、基準クロツク信号Cの周期
によつて規定される1区間(タイムスロツト)内
に、シリアルデータは4ビツト載るものとする。
このようなシリアルデータおよび同期符号発生器
113から送出される同期信号SYCは、ともに
信号伝送線111にて送受される。つまり、信号
伝送線111には、送受されるべきシリアルデー
タと同期信号SYCとが重畳されている。シリア
ルデータに着目すれば、それを構成する広い幅
(tH)のパルスおよび狭い幅(tL)のパルスはと
もに、周波数f1あるいはf2を有する同期信号SYC
と同様に存在するため、第4図eに示すような信
号となり、本明細書では変調データ信号SDと称
する。
によつて規定される1区間(タイムスロツト)内
に、シリアルデータは4ビツト載るものとする。
このようなシリアルデータおよび同期符号発生器
113から送出される同期信号SYCは、ともに
信号伝送線111にて送受される。つまり、信号
伝送線111には、送受されるべきシリアルデー
タと同期信号SYCとが重畳されている。シリア
ルデータに着目すれば、それを構成する広い幅
(tH)のパルスおよび狭い幅(tL)のパルスはと
もに、周波数f1あるいはf2を有する同期信号SYC
と同様に存在するため、第4図eに示すような信
号となり、本明細書では変調データ信号SDと称
する。
信号伝送線111にて搬送される変調データ信
号SDを受けて、周波数比較器123はその入力
される信号の周波数に応じて“0”あるいは
“1”を出力する。基準クロツク信号Cの周期tC
にて繰り返される時点t1〜t7を基準にする。時間
[t1、t2]、[t2、t3]、[t3、t4]および[t6、t7]
に
おけ同期信号SYCの周波数はf1である。また、時
間[t4、t5]、[t5、t6]および[t7、t1]における
同期信号SYCの周波数はf2(<f1)である。
号SDを受けて、周波数比較器123はその入力
される信号の周波数に応じて“0”あるいは
“1”を出力する。基準クロツク信号Cの周期tC
にて繰り返される時点t1〜t7を基準にする。時間
[t1、t2]、[t2、t3]、[t3、t4]および[t6、t7]
に
おけ同期信号SYCの周波数はf1である。また、時
間[t4、t5]、[t5、t6]および[t7、t1]における
同期信号SYCの周波数はf2(<f1)である。
このように周波数変化する同期信号SYCが存
在する変調データ信号SDは信号伝送線111か
ら周波数比較器123に導入されて、周波数f1の
場合には“1”および周波数f2の場合には“0”
をとる論理出力信号LS123が、この周波数比
較器123から出力されてラツチ回路127のD
入力端子に導入される。
在する変調データ信号SDは信号伝送線111か
ら周波数比較器123に導入されて、周波数f1の
場合には“1”および周波数f2の場合には“0”
をとる論理出力信号LS123が、この周波数比
較器123から出力されてラツチ回路127のD
入力端子に導入される。
一方、この変調データ信号SDが同様にして信
号伝送線111から制御部115の信号入出力線
121を介して低域通過形濾波器125に導入さ
れる。この変調データ信号SDでは、1タイムス
ロツト内に4ビツトのシリアルデータが含まれて
いる。シリアルデータにおける1ビツトの時間を
tBとし、“1”データは幅の広いパルスtHであり、
“0”データは狭い幅tLのパルスである。これら
変調データ信号SDの各ビツトパルスは、同期信
号SYCの周波数f1であるときには周波数f1で、ま
た同期信号SYCの周波数がf2であるときには当該
周波数f2で、それぞれ変調されている。
号伝送線111から制御部115の信号入出力線
121を介して低域通過形濾波器125に導入さ
れる。この変調データ信号SDでは、1タイムス
ロツト内に4ビツトのシリアルデータが含まれて
いる。シリアルデータにおける1ビツトの時間を
tBとし、“1”データは幅の広いパルスtHであり、
“0”データは狭い幅tLのパルスである。これら
変調データ信号SDの各ビツトパルスは、同期信
号SYCの周波数f1であるときには周波数f1で、ま
た同期信号SYCの周波数がf2であるときには当該
周波数f2で、それぞれ変調されている。
今、シリアルデータのビツト状態は、時間
[t2、t3]においては(0、1、0、0)、時間
[t3、t4]においては(1、1、0、1)、時間
[t4、t5]においては(1、0、0、1)とする。
これらのシリアルデータは、変調データ信号SD
として信号伝送線111に載つている。
[t2、t3]においては(0、1、0、0)、時間
[t3、t4]においては(1、1、0、1)、時間
[t4、t5]においては(1、0、0、1)とする。
これらのシリアルデータは、変調データ信号SD
として信号伝送線111に載つている。
低域通過形濾波器125によつて周波数f2以上
の周波数はカツトされるので、その出力信号S1
25には変調に用いられていた周波数f1およびf2
は除去されている。このようにして、周波数カツ
トされた出力信号S125は、第4図gに示すシ
リアルデータ列信号となつて現われる。更に、シ
リアルデータ列信号S125は、別な低域通過形
濾波器129に供給されて、1/(tB−tL)以上
の周波数がカツトされた出力信号LS129を出
力する。この出力信号LS129は、第4図iに
示すような幅の広いパルスであつて、各タイムス
ロツト内のデータビツト状態に応じた幅を持つて
いる。この信号LS129は、単安定マルチバイ
ブレータ131に供給されて、信号LC129の
立ち上がり(時点t1a、t2a、t3a、…)から時間tS
の間だけ“0”となる幅の狭いパルス信号LS1
31が供給されて、ラツチ回路127のクロツク
端子に供給される。また、信号LS129は、3
段のシフトレジスタ133の各段のクロツク端子
に共通に入力されている。
の周波数はカツトされるので、その出力信号S1
25には変調に用いられていた周波数f1およびf2
は除去されている。このようにして、周波数カツ
トされた出力信号S125は、第4図gに示すシ
リアルデータ列信号となつて現われる。更に、シ
リアルデータ列信号S125は、別な低域通過形
濾波器129に供給されて、1/(tB−tL)以上
の周波数がカツトされた出力信号LS129を出
力する。この出力信号LS129は、第4図iに
示すような幅の広いパルスであつて、各タイムス
ロツト内のデータビツト状態に応じた幅を持つて
いる。この信号LS129は、単安定マルチバイ
ブレータ131に供給されて、信号LC129の
立ち上がり(時点t1a、t2a、t3a、…)から時間tS
の間だけ“0”となる幅の狭いパルス信号LS1
31が供給されて、ラツチ回路127のクロツク
端子に供給される。また、信号LS129は、3
段のシフトレジスタ133の各段のクロツク端子
に共通に入力されている。
ラツチ回路127では、そのD入力端子に供給
されている論理信号LS123の論理状態に応じ
て、そのクロツク端子に供給されている信号LS
131の立ち上がり(時点t1a+tS、t2a+tS、t3a
+tS、…)に応じて論理状態をラツチする。この
Q出力信号が、シフトレジスタ133において、
信号LS129の立下り(時点t1b、t2b、t3b、…)
に応じて順次シフトされる。このようにして、シ
フトレジスタでは、信号伝送線111にて搬送さ
れる変調データ信号SD内の同期信号SYCの論理
状態を順次記憶する。シフトレジスタ133の3
段によるそれぞれの出力信号であるD3〜D1
は、アドレスデータAD(第4図f参照)である。
すなわち、低域通過形濾波器129から出力され
る論理信号LS129の立下り時点を基準にして
みると、時点t1bまでのアドレスは(1、0、1)
である。また時間[t1b、t2b]におけるアドレス
は(0、1、1)であり、時間[t2b、t3b]では
アドレスが(1、1、1)であり、更に、時点
t3b以降はアドレスADが(1、1、0)である。
されている論理信号LS123の論理状態に応じ
て、そのクロツク端子に供給されている信号LS
131の立ち上がり(時点t1a+tS、t2a+tS、t3a
+tS、…)に応じて論理状態をラツチする。この
Q出力信号が、シフトレジスタ133において、
信号LS129の立下り(時点t1b、t2b、t3b、…)
に応じて順次シフトされる。このようにして、シ
フトレジスタでは、信号伝送線111にて搬送さ
れる変調データ信号SD内の同期信号SYCの論理
状態を順次記憶する。シフトレジスタ133の3
段によるそれぞれの出力信号であるD3〜D1
は、アドレスデータAD(第4図f参照)である。
すなわち、低域通過形濾波器129から出力され
る論理信号LS129の立下り時点を基準にして
みると、時点t1bまでのアドレスは(1、0、1)
である。また時間[t1b、t2b]におけるアドレス
は(0、1、1)であり、時間[t2b、t3b]では
アドレスが(1、1、1)であり、更に、時点
t3b以降はアドレスADが(1、1、0)である。
今、時間[t2、t3]のアドレスデータADは、
(1、0、1)であるから、制御部115のメモ
リ回路135からは第1制御データ信号G1およ
び第2制御データ信号G2がともに“1”で出力
される(第4図lおよびm参照)。この場合、ア
ンドゲート149の論理積出力信号LS149は
“0”であり、ゲートR141は開かないので受
信モードとはならない。他方、アンドゲート14
5の出力論理積信号LS145は、“1”となるの
で、ゲートT143が開いて送信可能状態とな
る。
(1、0、1)であるから、制御部115のメモ
リ回路135からは第1制御データ信号G1およ
び第2制御データ信号G2がともに“1”で出力
される(第4図lおよびm参照)。この場合、ア
ンドゲート149の論理積出力信号LS149は
“0”であり、ゲートR141は開かないので受
信モードとはならない。他方、アンドゲート14
5の出力論理積信号LS145は、“1”となるの
で、ゲートT143が開いて送信可能状態とな
る。
この場合、アドレス(1、0、1)によつて指
定される送信部111内におけるメモリ回路15
1の指定エリアに記憶されているデータがパラレ
ルデータDP151となつて出力される。
定される送信部111内におけるメモリ回路15
1の指定エリアに記憶されているデータがパラレ
ルデータDP151となつて出力される。
今、送信部117のメモリ回路151における
アドレス(1、0、1)に記憶されているデータ
が(0、1、0、0)のパラレルデータであるも
のとする。前述の如く、このアドレス(1、0、
1)が指定されることにより当該メモリ回路15
1からデータ(0、1、0、0)が読出されて、
パラレルデータ信号DP151となつてP/S変
換器153に並列に供給される。P/S変換器1
53では、クロツク信号CLTに同期してシリア
ルデータDS153に変換する。変換後のシリア
ルデータ信号DS153は、クロツク信号CLTに
応じて変調器157によつてパルス幅変調され
る。“1”を表わす広い幅のパルスと“0”を表
わす狭い幅のパルスとが時間に対して直列に存在
するシリアルデータ(1、0、0、1)のデータ
信号DT(第4図h参照)が、ゲートD141お
よびゲートA123を介して信号伝送線111に
出力送信される。
アドレス(1、0、1)に記憶されているデータ
が(0、1、0、0)のパラレルデータであるも
のとする。前述の如く、このアドレス(1、0、
1)が指定されることにより当該メモリ回路15
1からデータ(0、1、0、0)が読出されて、
パラレルデータ信号DP151となつてP/S変
換器153に並列に供給される。P/S変換器1
53では、クロツク信号CLTに同期してシリア
ルデータDS153に変換する。変換後のシリア
ルデータ信号DS153は、クロツク信号CLTに
応じて変調器157によつてパルス幅変調され
る。“1”を表わす広い幅のパルスと“0”を表
わす狭い幅のパルスとが時間に対して直列に存在
するシリアルデータ(1、0、0、1)のデータ
信号DT(第4図h参照)が、ゲートD141お
よびゲートA123を介して信号伝送線111に
出力送信される。
このようにして、4ビツトのシリアルデータが
出力された後、論理信号LS129が立ち下がる
時点t1bにおいてシフトレジスタ133がその保
持状態をシフトする。そのため、時間[t2、t3]
におけるM系列符号信号Mの論理状態は“1”で
あるから、シフトレジスタ133に保持されるア
ドレスデータ(D3〜D1)は(0、1、1)と
なる。このようにして、次のタイムスロツトのア
ドレスデータが定まる。
出力された後、論理信号LS129が立ち下がる
時点t1bにおいてシフトレジスタ133がその保
持状態をシフトする。そのため、時間[t2、t3]
におけるM系列符号信号Mの論理状態は“1”で
あるから、シフトレジスタ133に保持されるア
ドレスデータ(D3〜D1)は(0、1、1)と
なる。このようにして、次のタイムスロツトのア
ドレスデータが定まる。
また同様にして、時間[t3、t4]におけるM系
列符号信号Mの論理状態は“1”であるので、そ
の間における同期信号SYCの周波数はf1であるか
ら、単安定マルチバイブレータ131の出力信号
LS131の立ち上がりによつてラツチ回路12
7のQ出力信号Q127の論理状態は“1”のま
まであり、低域通過形濾波器129の出力論理信
号LS129の立下り時点t2bにおいてシフトレジ
スタ133がシフトするので、その出力信号D3
〜D1は(1、1、1)となる。これによつて、
次の時間[t4、t5]におけるアドレスデータAD
が(1、1、1)として定まる。
列符号信号Mの論理状態は“1”であるので、そ
の間における同期信号SYCの周波数はf1であるか
ら、単安定マルチバイブレータ131の出力信号
LS131の立ち上がりによつてラツチ回路12
7のQ出力信号Q127の論理状態は“1”のま
まであり、低域通過形濾波器129の出力論理信
号LS129の立下り時点t2bにおいてシフトレジ
スタ133がシフトするので、その出力信号D3
〜D1は(1、1、1)となる。これによつて、
次の時間[t4、t5]におけるアドレスデータAD
が(1、1、1)として定まる。
次の時間[t3、t4]におけるアドレスデータ
ADは(0、1、1)であるから、制御部115
のメモリ回路153からは、第1制御データ信号
G1のみが“0”となり、他の第2制御データ信
号G2は高インピーダンス状態(*)となる。2
つのアンドゲート145および149はともに低
論理状態をとる論理信号LS145およびLS14
9をそれぞれ出力するので、ゲートT143およ
びゲートR141は、ともに閉じることとなる。
従つて、本ステーシヨンは送信も受信も行なわれ
ない状態となる。
ADは(0、1、1)であるから、制御部115
のメモリ回路153からは、第1制御データ信号
G1のみが“0”となり、他の第2制御データ信
号G2は高インピーダンス状態(*)となる。2
つのアンドゲート145および149はともに低
論理状態をとる論理信号LS145およびLS14
9をそれぞれ出力するので、ゲートT143およ
びゲートR141は、ともに閉じることとなる。
従つて、本ステーシヨンは送信も受信も行なわれ
ない状態となる。
更に、時間[t4、t5]においてはアドレスデー
タADが(1、1、1)となるので、メモリ回路
135からは第1制御データ信号G1が“0”と
なり、第2制御データ信号G2は“0”となる。
一方のアンドゲート145の論理出力信号LS1
45は“0”となるので、ゲートT143は閉じ
るが、他方のアンドゲート149の論理出力信号
LS149は“1”となるので、ゲートR141
は開くこととなる。そのため、本ステーシヨンで
は送信が行なわれず、受信のみが行なわれること
となる。この時間[t4、t5]におけるシリアルデ
ータ列Dは、第4図hに示す如く、(1、0、0、
1)であり、当該シリアルデータ列Dを示すデー
タが信号伝送線111からゲートR141を介し
て受信部119に供給される。その場合、信号伝
送線111における実際のデータは、第4図eに
示す如く、変調データ信号SDとなつているので、
制御部115における信号入出力線121を介し
て、まず低域通過形濾波器129に供給される。
しかる後、当該濾波器125によつて周波数f2以
上がカツトされた信号S125(シリアルデータ
列信号)となつてゲートR141に導入されるの
である。
タADが(1、1、1)となるので、メモリ回路
135からは第1制御データ信号G1が“0”と
なり、第2制御データ信号G2は“0”となる。
一方のアンドゲート145の論理出力信号LS1
45は“0”となるので、ゲートT143は閉じ
るが、他方のアンドゲート149の論理出力信号
LS149は“1”となるので、ゲートR141
は開くこととなる。そのため、本ステーシヨンで
は送信が行なわれず、受信のみが行なわれること
となる。この時間[t4、t5]におけるシリアルデ
ータ列Dは、第4図hに示す如く、(1、0、0、
1)であり、当該シリアルデータ列Dを示すデー
タが信号伝送線111からゲートR141を介し
て受信部119に供給される。その場合、信号伝
送線111における実際のデータは、第4図eに
示す如く、変調データ信号SDとなつているので、
制御部115における信号入出力線121を介し
て、まず低域通過形濾波器129に供給される。
しかる後、当該濾波器125によつて周波数f2以
上がカツトされた信号S125(シリアルデータ
列信号)となつてゲートR141に導入されるの
である。
第1制御データ信号G1が“1”、第2制御デ
ータ信号G2が“0”をとることによつてゲート
R141が開いているので、当該ゲートR141
に供給されるシリアルデータ列信号S125が受
信部119に導入される。このようにして、復調
器161に順次導入されるシリアルデータ(1、
0、0、1)はパルス幅変調されているので、ビ
ツト毎に“1001”の論理状態をとる受信データ
DRはS/P変換器163によつてパラレルデー
タDPRに変換される。このとき、メモリ回路1
65にはアドレス(1、1、1)が供給されてい
るので、当該アドレス(1、1、1)に対応する
メモリエリアに受信したデータが格納されること
になる。
ータ信号G2が“0”をとることによつてゲート
R141が開いているので、当該ゲートR141
に供給されるシリアルデータ列信号S125が受
信部119に導入される。このようにして、復調
器161に順次導入されるシリアルデータ(1、
0、0、1)はパルス幅変調されているので、ビ
ツト毎に“1001”の論理状態をとる受信データ
DRはS/P変換器163によつてパラレルデー
タDPRに変換される。このとき、メモリ回路1
65にはアドレス(1、1、1)が供給されてい
るので、当該アドレス(1、1、1)に対応する
メモリエリアに受信したデータが格納されること
になる。
上述の如く、第1図に示したステーシヨンにお
いては、アドレスが(1、1、1)のときに受信
がなされ、(1、0、1)あるいは(1、1、0)
のときに送信がなされる構成となつている。これ
に対応して、他のステーシヨンのうちの1ステー
シヨンにおいてアドレスが(1、1、1)のとき
に送信を行ない、(1、0、1)あるいは(1、
1、0)の場合に受信を行なうように各メモリ回
路131,151,165の設定を行なつておけ
ば、そのステーシヨンと第1図に示すステーシヨ
ンとの間で同期をとることができ、これら2つの
ステーシヨン間でのデータの送受信が可能とな
る。
いては、アドレスが(1、1、1)のときに受信
がなされ、(1、0、1)あるいは(1、1、0)
のときに送信がなされる構成となつている。これ
に対応して、他のステーシヨンのうちの1ステー
シヨンにおいてアドレスが(1、1、1)のとき
に送信を行ない、(1、0、1)あるいは(1、
1、0)の場合に受信を行なうように各メモリ回
路131,151,165の設定を行なつておけ
ば、そのステーシヨンと第1図に示すステーシヨ
ンとの間で同期をとることができ、これら2つの
ステーシヨン間でのデータの送受信が可能とな
る。
また、第1図に示したステーシヨンにおいて、
更に他のアドレス、例えば(0、0、1)の場合
に受信、またアドレスが(0、1、0)の場合に
送信を行なうようにメモリ回路131にデータを
設定しておき、これに対応して他のステーシヨン
のうち更に他のステーシヨンにおいてアドレスが
(0、0、1)の場合に送信、(0、1、0)の場
合に受信を行なうように設定しておけば、そのス
テーシヨンと第1図に示すステーシヨンとの間の
データの送受信が可能となる。このようにして、
第1図に示すステーシヨンは、他のステーシヨン
のうち2つのステーシヨンとの間で所定のデータ
を衝突させることなく別々に送受信が行なえる。
更に他のアドレス、例えば(0、0、1)の場合
に受信、またアドレスが(0、1、0)の場合に
送信を行なうようにメモリ回路131にデータを
設定しておき、これに対応して他のステーシヨン
のうち更に他のステーシヨンにおいてアドレスが
(0、0、1)の場合に送信、(0、1、0)の場
合に受信を行なうように設定しておけば、そのス
テーシヨンと第1図に示すステーシヨンとの間の
データの送受信が可能となる。このようにして、
第1図に示すステーシヨンは、他のステーシヨン
のうち2つのステーシヨンとの間で所定のデータ
を衝突させることなく別々に送受信が行なえる。
従つて、上述の如く、他のステーシヨンにおい
ても、互いに送受信を行なおうとするステーシヨ
ン同士で共通するアドレスに対しては送受信の設
定を行なえば、同期信号SYCによつて同期を取
りつつアドレツシングが可能となる。
ても、互いに送受信を行なおうとするステーシヨ
ン同士で共通するアドレスに対しては送受信の設
定を行なえば、同期信号SYCによつて同期を取
りつつアドレツシングが可能となる。
更に、1つのステーシヨンで異なる複数のデー
タを複数のステーシヨンに対して送受信すること
が可能である。
タを複数のステーシヨンに対して送受信すること
が可能である。
ところで、送信専用のステーシヨンで良い場合
には、受信部119を除去する。また、受信専用
のステーシヨンとする場合には、送信部117を
取り去れば良い。
には、受信部119を除去する。また、受信専用
のステーシヨンとする場合には、送信部117を
取り去れば良い。
以上により、同期符号をシリアルデータととも
に1本の信号線で送受可能となる。また、M系列
の周期性符号を使つているので、受信側におい
て、その多項式で同期符号のシーケンスをチエツ
クすることも可能となる。
に1本の信号線で送受可能となる。また、M系列
の周期性符号を使つているので、受信側におい
て、その多項式で同期符号のシーケンスをチエツ
クすることも可能となる。
なお、以上の説明にあつては、同期符号として
M系列符号を使用したが、周期性を有する符号列
としては、平方剰余系列(L系列)、双子素数系
列等もある。ただし、これらはM系列に比べると
発生多項式が複雑で、M系列のように簡易なシフ
トレジスタと排他的論理和ゲートとでは実現でき
ないので、実際的ではない。
M系列符号を使用したが、周期性を有する符号列
としては、平方剰余系列(L系列)、双子素数系
列等もある。ただし、これらはM系列に比べると
発生多項式が複雑で、M系列のように簡易なシフ
トレジスタと排他的論理和ゲートとでは実現でき
ないので、実際的ではない。
また、M系列符号信号Mを2つの周波数f1およ
びf2と変調しており、その間を区別するために、
時間tFだけ“0”となるように単安定マルチバイ
ブレータ225(第2図参照)を設けている。こ
れによつて、M系列符号の論理レベルが同一レベ
ルを持続しても各タイムスロツトが識別できる。
しかし、この時間tFだけ各タイムスロツトにおい
て占有されるので、その分伝送速度が低下すると
いえる。
びf2と変調しており、その間を区別するために、
時間tFだけ“0”となるように単安定マルチバイ
ブレータ225(第2図参照)を設けている。こ
れによつて、M系列符号の論理レベルが同一レベ
ルを持続しても各タイムスロツトが識別できる。
しかし、この時間tFだけ各タイムスロツトにおい
て占有されるので、その分伝送速度が低下すると
いえる。
このような欠点を解消するための一例として、
各タイムスロツトの識別用に別な周波数f3(≠f1、
≠f2)の発振器を用意する。例えば、符号列が
(1、1、1、0、0、1、0、1、1)と続く
場合、同一符号が持続する場合に周波数f3を用い
て、(f1、f3、f1、f2、f3、f1、f2、f1、f3)と周波
数変調すれば良い。その場合の同期符号発生器の
構成としては、基準クロツクで規定される符号発
生時tiに、その符号レベルMiをその都度記憶で
きる回路を設けておく。各クロツク毎にて、1つ
前の符号レベルMi-1として比較して、同一レベ
ルならば周波数f3を、異なるレベルならばその符
号レベルに従つて周波数f1(“1”)あるいはf2
(“0”)を発生するようにすれば良い。アドレス
判定部である各ステーシヨンの制御部115にお
いては、周波数f3を受信した場合には、前のクロ
ツク時と同一の論理レベルを出力するように、第
1図に示す周波数比較器123を構成すれば良
い。
各タイムスロツトの識別用に別な周波数f3(≠f1、
≠f2)の発振器を用意する。例えば、符号列が
(1、1、1、0、0、1、0、1、1)と続く
場合、同一符号が持続する場合に周波数f3を用い
て、(f1、f3、f1、f2、f3、f1、f2、f1、f3)と周波
数変調すれば良い。その場合の同期符号発生器の
構成としては、基準クロツクで規定される符号発
生時tiに、その符号レベルMiをその都度記憶で
きる回路を設けておく。各クロツク毎にて、1つ
前の符号レベルMi-1として比較して、同一レベ
ルならば周波数f3を、異なるレベルならばその符
号レベルに従つて周波数f1(“1”)あるいはf2
(“0”)を発生するようにすれば良い。アドレス
判定部である各ステーシヨンの制御部115にお
いては、周波数f3を受信した場合には、前のクロ
ツク時と同一の論理レベルを出力するように、第
1図に示す周波数比較器123を構成すれば良
い。
本実施例では、M系列符号信号Mが周波数変調
するのに発振器を複数としたが、例えば1つの電
圧制御形発振器を用いて、入力信号の電圧レベル
によつて発振周波数を変えるようにしても良い。
するのに発振器を複数としたが、例えば1つの電
圧制御形発振器を用いて、入力信号の電圧レベル
によつて発振周波数を変えるようにしても良い。
≪発明の効果≫
以上詳述した如く、本発明によれば、時系列符
号に基づく各ビツト情報に応じて周波数を変えた
伝送管理信号と、送受されるシリアルデータとが
重畳されて、1本の共通伝送線のみで各ステーシ
ヨン間のデータ授受が行なえるようにしたため、
構成簡単かつ低廉なネツトワークシステムを実現
することができ、効果的である。
号に基づく各ビツト情報に応じて周波数を変えた
伝送管理信号と、送受されるシリアルデータとが
重畳されて、1本の共通伝送線のみで各ステーシ
ヨン間のデータ授受が行なえるようにしたため、
構成簡単かつ低廉なネツトワークシステムを実現
することができ、効果的である。
第1図は本発明によるネツトワークシステムの
一実施例における1ステーシヨンの構成および同
期符号発生器の構成を示すブロツク図、第2図は
第1図に示した同期符号発生器の構成を具体的に
示すブロツク図、第3図aおよびbは第2図に示
した同期符号発生器の動作を示す各部の信号波形
図、第4図a〜mは第1図に示した本発明実施例
の動作を説明するためのタイミング図、第5図は
従来における複数のステーシヨンを1本の通信線
によつて結合するネツトワークシステムの構成を
示す結線図、第6図は第5図に示すようなネツト
ワークシステムにおいて送受される信号のデータ
列を示す構成図、第7図は従来の2線式における
ネツトワークシステムを示す構成ブロツク図、第
8図a〜cは第7図に示すネツトワークシステム
におけるM系列同期符号信号を得る動作を示す信
号タイミング図、第9図は第7図に示すネツトワ
ークシステムに用いるM系列同期符号の論理状態
を説明するための論理状態図である。 111……信号伝送線、113……同期符号発
生器、115……制御部、117……送信部、1
19……受信部、123……周波数比較器、12
5,129……低域通過形濾波器、133,21
1……シフトレジスタ、141,143……ゲー
ト、135,151,165……メモリ回路、2
13……排他的論理和ゲート、215……基準ク
ロツク発生器、217,219……発振器、70
2……同期信号伝送線、703……データ伝送
線、704……送信ステーシヨン、705……受
信ステーシヨン、M……M系列符号信号、SYC
……同期信号。
一実施例における1ステーシヨンの構成および同
期符号発生器の構成を示すブロツク図、第2図は
第1図に示した同期符号発生器の構成を具体的に
示すブロツク図、第3図aおよびbは第2図に示
した同期符号発生器の動作を示す各部の信号波形
図、第4図a〜mは第1図に示した本発明実施例
の動作を説明するためのタイミング図、第5図は
従来における複数のステーシヨンを1本の通信線
によつて結合するネツトワークシステムの構成を
示す結線図、第6図は第5図に示すようなネツト
ワークシステムにおいて送受される信号のデータ
列を示す構成図、第7図は従来の2線式における
ネツトワークシステムを示す構成ブロツク図、第
8図a〜cは第7図に示すネツトワークシステム
におけるM系列同期符号信号を得る動作を示す信
号タイミング図、第9図は第7図に示すネツトワ
ークシステムに用いるM系列同期符号の論理状態
を説明するための論理状態図である。 111……信号伝送線、113……同期符号発
生器、115……制御部、117……送信部、1
19……受信部、123……周波数比較器、12
5,129……低域通過形濾波器、133,21
1……シフトレジスタ、141,143……ゲー
ト、135,151,165……メモリ回路、2
13……排他的論理和ゲート、215……基準ク
ロツク発生器、217,219……発振器、70
2……同期信号伝送線、703……データ伝送
線、704……送信ステーシヨン、705……受
信ステーシヨン、M……M系列符号信号、SYC
……同期信号。
Claims (1)
- 【特許請求の範囲】 1 1線式の共通伝送線に対して、複数のステー
シヨンを接続し、各ステーシヨン相互間において
シリアルデータの授受をなすように構成されたネ
ツトワークシステムにおいて; 所定の時系列符号に基づく各ビツト情報を予め
設定された同期タイミングでサイクリツクに発生
し、前記各ビツト情報に応じて周波数が変化して
いる伝送管理用信号を前記シリアルデータの授受
がなされる前記共通伝送線に重畳的に送出する伝
送管理手段と; 前記複数のステーシヨンのそれぞれには、前記
周波数が変化している伝送管理用信号におけるビ
ツト情報の周波数に応じて復調をなし、前記時系
列符号の各ビツト情報のみを前記共通伝送線から
抽出する符号列抽出手段と; 前記抽出された各ビツト情報でなる時系列信号
に基づいて、同期符号を再生する同期符号再生手
段と; 前記抽出された各ビツト情報でなる時系列信号
の中から所定ビツト長の時系列固有信号を判別す
る符号判別手段とを備え; 前記符号判別手段で所定の固有符号が判別され
ることを条件として、前記再生された同期符号に
基づいて、当該ステーシヨンにおけるシリアルデ
ータ送受期間を決定するように構成したことを特
徴とするネツトワークシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15675984A JPS6135642A (ja) | 1984-07-27 | 1984-07-27 | ネツトワ−クシステム |
US06/758,796 US4674084A (en) | 1984-07-27 | 1985-07-25 | Network system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15675984A JPS6135642A (ja) | 1984-07-27 | 1984-07-27 | ネツトワ−クシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6135642A JPS6135642A (ja) | 1986-02-20 |
JPH0478061B2 true JPH0478061B2 (ja) | 1992-12-10 |
Family
ID=15634697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15675984A Granted JPS6135642A (ja) | 1984-07-27 | 1984-07-27 | ネツトワ−クシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US4674084A (ja) |
JP (1) | JPS6135642A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS6256032A (ja) * | 1985-09-04 | 1987-03-11 | Nissan Motor Co Ltd | 車両用通信装置 |
JPH06105895B2 (ja) * | 1986-09-18 | 1994-12-21 | 日産自動車株式会社 | 車両用通信装置 |
JPH03226046A (ja) * | 1990-01-30 | 1991-10-07 | Nec Corp | 監視制御装置 |
EP0489944B1 (de) * | 1990-12-08 | 1995-09-20 | Deutsche ITT Industries GmbH | Master-Slave-Datenübertragungsverfahren mit flexiblem Eindraht-Bus |
WO1993022857A1 (en) * | 1992-05-04 | 1993-11-11 | Ford Motor Company Limited | Slave bus controller circuit for class a motor vehicle data communications |
DE69326798T2 (de) * | 1992-07-09 | 2000-04-13 | Nec Corp., Tokio/Tokyo | Zellulares mobiles TDMA-Übertragungssystem |
US5436901A (en) * | 1992-12-21 | 1995-07-25 | Otis Elevator Company | Synchronous time division multiplexing using jam-based frame synchronization |
US5881063A (en) * | 1996-04-08 | 1999-03-09 | Ford Motor Company | Half-message based multiplex communication interface circuit which uses a main microcontroller to detect a match in addresses and generate a qualified signal |
JPH10268995A (ja) * | 1997-03-25 | 1998-10-09 | Canon Inc | インターフェース制御方法及びその装置 |
WO1999053627A1 (en) | 1998-04-10 | 1999-10-21 | Chrimar Systems, Inc. Doing Business As Cms Technologies | System for communicating with electronic equipment on a network |
JP4525569B2 (ja) * | 2005-11-21 | 2010-08-18 | トヨタ自動車株式会社 | 通信装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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GB1427133A (en) * | 1971-11-24 | 1976-03-10 | Smiths Industries Ltd | Vehicles including monitoring and/or controlling apparatus |
GB1462052A (en) * | 1973-07-27 | 1977-01-19 | Plessey O Ltd | Information communication system |
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DE2433025A1 (de) * | 1974-07-10 | 1976-01-22 | Bosch Gmbh Robert | Verfahren und vorrichtung zum steuern und kontrollieren von elektrischen schaltvorgaengen, insbesondere in kraftfahrzeugen |
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FR2406916A1 (fr) * | 1977-10-18 | 1979-05-18 | Ibm France | Systeme de transmission de donnees decentralise |
GB2041592A (en) * | 1979-02-06 | 1980-09-10 | Standard Telephones Cables Ltd | Electrical control system |
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1984
- 1984-07-27 JP JP15675984A patent/JPS6135642A/ja active Granted
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1985
- 1985-07-25 US US06/758,796 patent/US4674084A/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US4674084A (en) | 1987-06-16 |
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