JPH10268995A - インターフェース制御方法及びその装置 - Google Patents
インターフェース制御方法及びその装置Info
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- JPH10268995A JPH10268995A JP9072063A JP7206397A JPH10268995A JP H10268995 A JPH10268995 A JP H10268995A JP 9072063 A JP9072063 A JP 9072063A JP 7206397 A JP7206397 A JP 7206397A JP H10268995 A JPH10268995 A JP H10268995A
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- address
- gate
- data
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2370/00—Aspects of data communication
- G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【課題】 既存のインターフェース仕様に則りながら、
新規に他のデータや制御信号をやり取りできるようにし
たインターフェース制御方法及びその装置を提供する。 【解決手段】 トランスミッタ2とレシーバ3との間
で、それぞれインターフェース信号を伝送する少なくと
も1対の信号線を備える複数の伝送路15〜18により
信号を伝送し、所定の信号を高周波信号により変調器7
で変調し、その変調信号を伝送路18の一方の信号線1
8aに付与し、復調器8は、この信号線18aを介して
伝送される変調信号を受取り、その変調周波数に基づい
て、信号線18aからの変調信号を復調する。
新規に他のデータや制御信号をやり取りできるようにし
たインターフェース制御方法及びその装置を提供する。 【解決手段】 トランスミッタ2とレシーバ3との間
で、それぞれインターフェース信号を伝送する少なくと
も1対の信号線を備える複数の伝送路15〜18により
信号を伝送し、所定の信号を高周波信号により変調器7
で変調し、その変調信号を伝送路18の一方の信号線1
8aに付与し、復調器8は、この信号線18aを介して
伝送される変調信号を受取り、その変調周波数に基づい
て、信号線18aからの変調信号を復調する。
Description
【0001】
【発明の属する技術分野】本発明は、装置間或はユニッ
ト間で各種信号をやり取りするインターフェース制御方
法及びその装置に関するものである。
ト間で各種信号をやり取りするインターフェース制御方
法及びその装置に関するものである。
【0002】
【従来の技術】図2は、一般的なコンピュータ機器、即
ち、情報処理装置における標準インターフェースを説明
する図で、201は内部バス、及び、外部拡張用バスで
あるPCIバス、202はネットワーク用のEther
インターフェース仕様の回線、203はハードディスク
やCD−ROMなど主に大容量のデータ転送に使用され
るSCSIインターフェースバスである。また204は
外部拡張用バスであるISAバスである。205はグラ
フィックコントローラと、CRTやFLCD等に代表さ
れるフラット型ディスプレイとを接続するインターフェ
ース・バスで、現在はアナログインタフェースが主流で
あり、LVDSなどによるディジタル・インターフェー
スも既に製品化され、また標準化についても近日中に行
われる状況である。
ち、情報処理装置における標準インターフェースを説明
する図で、201は内部バス、及び、外部拡張用バスで
あるPCIバス、202はネットワーク用のEther
インターフェース仕様の回線、203はハードディスク
やCD−ROMなど主に大容量のデータ転送に使用され
るSCSIインターフェースバスである。また204は
外部拡張用バスであるISAバスである。205はグラ
フィックコントローラと、CRTやFLCD等に代表さ
れるフラット型ディスプレイとを接続するインターフェ
ース・バスで、現在はアナログインタフェースが主流で
あり、LVDSなどによるディジタル・インターフェー
スも既に製品化され、また標準化についても近日中に行
われる状況である。
【0003】以上のような標準化されたインターフェー
スを使用することにより、異なる装置間、またそれが異
なる製造会社により設計、生産されたものであっても、
互換性を持って接続して作動できるというメリットがあ
る。
スを使用することにより、異なる装置間、またそれが異
なる製造会社により設計、生産されたものであっても、
互換性を持って接続して作動できるというメリットがあ
る。
【0004】
【発明が解決しようとする課題】ところが、このメリッ
トを生かすためには、標準化されたインターフェースの
使用法にのっとり、装置を設計、製造する必要があり、
そこに独自の仕様を盛り込むという余地は、上記メリッ
トを犠牲にすることを除いては存在しない。これは設計
の自由度を制限するのみならず、新規デバイスの出現の
妨げになる場合もありうる。
トを生かすためには、標準化されたインターフェースの
使用法にのっとり、装置を設計、製造する必要があり、
そこに独自の仕様を盛り込むという余地は、上記メリッ
トを犠牲にすることを除いては存在しない。これは設計
の自由度を制限するのみならず、新規デバイスの出現の
妨げになる場合もありうる。
【0005】また、各インターフェース仕様に従ったイ
ンターフェースを構築する際、アドレス、データ、コマ
ンド等をそれぞれ個別の信号線を用いて伝送するバス構
造を使用する装置を、このようなインターフェースを介
して接続する場合、通常はそれぞれの信号線を全て接続
する必要がある。例えば、PCカードのように、アドレ
ス26ビット、データ16ビット、その他複数の制御信
号線を備えたバスを使用している装置では、そのインタ
ーフェースに必要な信号線の数はアドレスとデータだけ
でも42本となり、その信号線の数は極めて多いものと
なる。メモリなどのデータの大容量化に伴い、アドレス
やデータのビット数が増大すると、このような信号線の
数の増大は、ケーブルの肥大化、コネクタの大型化など
となって表れ、大きな問題となっていた。
ンターフェースを構築する際、アドレス、データ、コマ
ンド等をそれぞれ個別の信号線を用いて伝送するバス構
造を使用する装置を、このようなインターフェースを介
して接続する場合、通常はそれぞれの信号線を全て接続
する必要がある。例えば、PCカードのように、アドレ
ス26ビット、データ16ビット、その他複数の制御信
号線を備えたバスを使用している装置では、そのインタ
ーフェースに必要な信号線の数はアドレスとデータだけ
でも42本となり、その信号線の数は極めて多いものと
なる。メモリなどのデータの大容量化に伴い、アドレス
やデータのビット数が増大すると、このような信号線の
数の増大は、ケーブルの肥大化、コネクタの大型化など
となって表れ、大きな問題となっていた。
【0006】本発明は上記従来例に鑑みてなされたもの
で、既存のインターフェース仕様に則りながら、新規に
他のデータや制御信号をやり取りできるようにしたイン
ターフェース制御方法及びその装置を提供することを目
的とする。
で、既存のインターフェース仕様に則りながら、新規に
他のデータや制御信号をやり取りできるようにしたイン
ターフェース制御方法及びその装置を提供することを目
的とする。
【0007】また本発明の目的は、既存のインターフェ
ース信号に影響を与えることなく、所望の信号を重畳し
て各種信号をやり取りできるインターフェース制御方法
及びその装置を提供することにある。
ース信号に影響を与えることなく、所望の信号を重畳し
て各種信号をやり取りできるインターフェース制御方法
及びその装置を提供することにある。
【0008】また本発明の他の目的は、インターフェー
スの機能を削減することなく、使用する信号線の数を減
らすことができるインターフェース制御方法及びその装
置を提供することにある。
スの機能を削減することなく、使用する信号線の数を減
らすことができるインターフェース制御方法及びその装
置を提供することにある。
【0009】
【課題を解決するための手段】上記目的を達成するため
に本発明のインターフェース制御装置は以下のような構
成を備える。即ち、それぞれインターフェース信号を伝
送する少なくとも1対の信号線を備える複数の伝送路
と、所定の信号を高周波信号により変調し、その変調信
号を前記複数の伝送路のいずれかの信号線に付与する変
調手段と、前記変調手段により前記変調信号が重畳され
た信号線からの前記変調信号を取り出して復調する復調
手段とを有することを特徴とする。
に本発明のインターフェース制御装置は以下のような構
成を備える。即ち、それぞれインターフェース信号を伝
送する少なくとも1対の信号線を備える複数の伝送路
と、所定の信号を高周波信号により変調し、その変調信
号を前記複数の伝送路のいずれかの信号線に付与する変
調手段と、前記変調手段により前記変調信号が重畳され
た信号線からの前記変調信号を取り出して復調する復調
手段とを有することを特徴とする。
【0010】上記目的を達成するために本発明のインタ
ーフェース制御装置は以下のような構成を備える。即
ち、ホストと周辺装置との間で複数の信号線を介して信
号をやり取りするインターフェース制御装置であって、
前記ホストは、アドレス信号をゲートするアドレスゲー
ト手段と、前記アドレス信号よりも少ないビット数のデ
ータ信号の伝送方向及び通過を制御するデータゲート手
段とを有し、前記周辺装置は、前記データ信号のバス幅
に対応するバス幅の伝送バスを介して前記ホストよりの
アドレス信号を入力してゲートするゲート手段と、前記
伝送バスからデータ信号を入力する入力ゲート手段と、
前記伝送バスにデータ信号を出力する出力ゲート手段と
を有し、発行されるアクセスコマンドに基づいて前記ア
ドレスゲート手段、データゲート手段、ゲート手段、入
力ゲート手段及び出力ゲート手段のそれぞれのゲート制
御信号を出力する制御手段とを有することを特徴とす
る。
ーフェース制御装置は以下のような構成を備える。即
ち、ホストと周辺装置との間で複数の信号線を介して信
号をやり取りするインターフェース制御装置であって、
前記ホストは、アドレス信号をゲートするアドレスゲー
ト手段と、前記アドレス信号よりも少ないビット数のデ
ータ信号の伝送方向及び通過を制御するデータゲート手
段とを有し、前記周辺装置は、前記データ信号のバス幅
に対応するバス幅の伝送バスを介して前記ホストよりの
アドレス信号を入力してゲートするゲート手段と、前記
伝送バスからデータ信号を入力する入力ゲート手段と、
前記伝送バスにデータ信号を出力する出力ゲート手段と
を有し、発行されるアクセスコマンドに基づいて前記ア
ドレスゲート手段、データゲート手段、ゲート手段、入
力ゲート手段及び出力ゲート手段のそれぞれのゲート制
御信号を出力する制御手段とを有することを特徴とす
る。
【0011】上記目的を達成するために本発明のインタ
ーフェース制御方法は以下のような工程を備える。即
ち、所定の信号を高周波信号により変調する変調工程
と、前記変調工程で変調された変調信号を、それぞれイ
ンターフェース信号を伝送する少なくとも1対の信号線
を備える複数の伝送路のいずれか一方の信号線に付与す
る工程と、前記変調工程で変調された変調信号が重畳さ
れた信号線から前記変調信号を取り出して復調する復調
工程とを有することを特徴とする。
ーフェース制御方法は以下のような工程を備える。即
ち、所定の信号を高周波信号により変調する変調工程
と、前記変調工程で変調された変調信号を、それぞれイ
ンターフェース信号を伝送する少なくとも1対の信号線
を備える複数の伝送路のいずれか一方の信号線に付与す
る工程と、前記変調工程で変調された変調信号が重畳さ
れた信号線から前記変調信号を取り出して復調する復調
工程とを有することを特徴とする。
【0012】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。
の好適な実施の形態を詳細に説明する。
【0013】(実施の形態1)図1は、本発明の実施の
形態1の情報処理装置の表示制御回路の構成を示すブロ
ック図である。尚、後述の実施の形態のそれぞれでは、
表示制御回路を例に説明するが本発明はこれに限定され
るものでなく、例えばプリンタとのインターフェース回
路、各種通信回路とのインターフェース回路等、よく知
られたインターフェース仕様にも適用可能である。
形態1の情報処理装置の表示制御回路の構成を示すブロ
ック図である。尚、後述の実施の形態のそれぞれでは、
表示制御回路を例に説明するが本発明はこれに限定され
るものでなく、例えばプリンタとのインターフェース回
路、各種通信回路とのインターフェース回路等、よく知
られたインターフェース仕様にも適用可能である。
【0014】図1において、1はグラフィックコントロ
ーラで、表示情報を格納したビデオ用メモリ25から順
次、または、外部から指令された順に、表示情報を表示
部に対して出力する。この図1の例では、このグラフィ
ックコントローラ1は、24ビットのデータ信号11、
DE(データイネーブル)信号12、6ビットのコント
ロール信号13、及びクロック信号14を出力してい
る。2はLVDSトランスミッタであり、グラフィック
コントローラ1から出力された24ビットのデータ信号
11、DE信号12、6ビットのコントロール信号13
を入力し、それぞれをシリアル信号に変換して、それぞ
れが1対の信号線で構成される3つの伝送路15〜17
に高速で出力している。また、クロック信号14に関し
てはそれを低レート化し、1対の信号線で構成される伝
送路18に出力している。このトランスミッタ2の具体
例として、例えばCHIPS社の65100PanelLink
(登録商標)Transmitterがある。
ーラで、表示情報を格納したビデオ用メモリ25から順
次、または、外部から指令された順に、表示情報を表示
部に対して出力する。この図1の例では、このグラフィ
ックコントローラ1は、24ビットのデータ信号11、
DE(データイネーブル)信号12、6ビットのコント
ロール信号13、及びクロック信号14を出力してい
る。2はLVDSトランスミッタであり、グラフィック
コントローラ1から出力された24ビットのデータ信号
11、DE信号12、6ビットのコントロール信号13
を入力し、それぞれをシリアル信号に変換して、それぞ
れが1対の信号線で構成される3つの伝送路15〜17
に高速で出力している。また、クロック信号14に関し
てはそれを低レート化し、1対の信号線で構成される伝
送路18に出力している。このトランスミッタ2の具体
例として、例えばCHIPS社の65100PanelLink
(登録商標)Transmitterがある。
【0015】3はLVDSレシーバであり、トランスミ
ッタ2から伝送される3本の伝送路15〜17(夫々が
1対の信号線で構成されている)及び低レート化された
クロック信号を伝送する伝送路18を介して上述の各信
号を受取り、元の信号である24ビットのデータ信号1
9、DE信号20、6ビットのコントロール信号21及
びクロック信号22を復元して出力する機能を備えてい
る。このレシーバの具体例として、例えばCHIPS社
の65101PanelLink(登録商標)Receiverがある。
ッタ2から伝送される3本の伝送路15〜17(夫々が
1対の信号線で構成されている)及び低レート化された
クロック信号を伝送する伝送路18を介して上述の各信
号を受取り、元の信号である24ビットのデータ信号1
9、DE信号20、6ビットのコントロール信号21及
びクロック信号22を復元して出力する機能を備えてい
る。このレシーバの具体例として、例えばCHIPS社
の65101PanelLink(登録商標)Receiverがある。
【0016】4は、例えばFLCD等のフラットパネル
・ディスプレイであり、機能的にはグラフィックコント
ローラ1の出力を受けて表示が可能なものであれば、そ
の表示方式は何でも良い。
・ディスプレイであり、機能的にはグラフィックコント
ローラ1の出力を受けて表示が可能なものであれば、そ
の表示方式は何でも良い。
【0017】以上の構成が通常のLVDS転送を行う場
合の構成である。
合の構成である。
【0018】5は信号源を示し、ここではフラットパネ
ルディスプレイ4よりグラフィックコントローラ1へ伝
送すべき信号を発生しており、ここでは例えばデータ転
送要求信号23を発生しているものとする。6は高周波
発振器で、例えば900MHzの周波数信号を出力して
いる。尚、この高周波信号の周波数は、例えば伝送され
る信号の少なくとも50〜100倍以上であるのが望ま
しい。7は変調器(MOD)で、高周波発振器6からの
高周波信号のキャリアを、信号源5からのデータ転送要
求信号23に基づいて変調する。こうして変調された高
周波数信号24は、クロック信号の伝送路18の受端
(レシーバ3側)において、その伝送路18を構成して
いる一方の信号線18aに接続され、その信号線18a
を介して送端(トランスミッタ2側)に伝送される。こ
の際、高周波数信号24は、900MHzという高い周
波数で変調された高周波数信号であるため、レシーバ3
及びトランスミッタ2の回路に影響を与えることはな
い。
ルディスプレイ4よりグラフィックコントローラ1へ伝
送すべき信号を発生しており、ここでは例えばデータ転
送要求信号23を発生しているものとする。6は高周波
発振器で、例えば900MHzの周波数信号を出力して
いる。尚、この高周波信号の周波数は、例えば伝送され
る信号の少なくとも50〜100倍以上であるのが望ま
しい。7は変調器(MOD)で、高周波発振器6からの
高周波信号のキャリアを、信号源5からのデータ転送要
求信号23に基づいて変調する。こうして変調された高
周波数信号24は、クロック信号の伝送路18の受端
(レシーバ3側)において、その伝送路18を構成して
いる一方の信号線18aに接続され、その信号線18a
を介して送端(トランスミッタ2側)に伝送される。こ
の際、高周波数信号24は、900MHzという高い周
波数で変調された高周波数信号であるため、レシーバ3
及びトランスミッタ2の回路に影響を与えることはな
い。
【0019】8は復調器(DEM)であり、クロック信
号の伝送路18の送端(トランスミッタ2側)で、前述
の信号線18aに接続されている。この復調器8は、例
えば900MHz帯の信号を通過させることのできるハ
イパルスフィルタ又はバンドパスフィルタなどを有し、
目的である変調器7から出力され、信号線18aを介し
て伝送される、変調された高周波数信号24を取り出し
て復調するものである。9はデコーダであり、復調器8
により復調されて出力されるデータ転送要求信号を解読
し、その内容をグラフィックコントローラ1或は、その
周辺回路に伝達するものである。
号の伝送路18の送端(トランスミッタ2側)で、前述
の信号線18aに接続されている。この復調器8は、例
えば900MHz帯の信号を通過させることのできるハ
イパルスフィルタ又はバンドパスフィルタなどを有し、
目的である変調器7から出力され、信号線18aを介し
て伝送される、変調された高周波数信号24を取り出し
て復調するものである。9はデコーダであり、復調器8
により復調されて出力されるデータ転送要求信号を解読
し、その内容をグラフィックコントローラ1或は、その
周辺回路に伝達するものである。
【0020】以上説明したように本実施の形態1によれ
ば、レシーバ及びトランスミッタ間で低レートのクロッ
ク信号に高周波の変調信号を重畳させて伝送することに
より、レシーバ及びトランスミッタの動作に影響を与え
ることなく、所望の信号を送受信することができるとい
う効果がある。
ば、レシーバ及びトランスミッタ間で低レートのクロッ
ク信号に高周波の変調信号を重畳させて伝送することに
より、レシーバ及びトランスミッタの動作に影響を与え
ることなく、所望の信号を送受信することができるとい
う効果がある。
【0021】(実施の形態2)図3は、本発明の実施の
形態2の情報処理回路における表示制御回路の構成を示
すブロック図で、前述の図1と共通する部分は同じ番号
で示し、その説明を省略する。
形態2の情報処理回路における表示制御回路の構成を示
すブロック図で、前述の図1と共通する部分は同じ番号
で示し、その説明を省略する。
【0022】図3の構成において、高周波発振器6より
出力される900MHzの周波信号は、変調器(MO
D)7の出力である被変調波信号24が接続される伝送
路18以外のいずれかの伝送路(図3の例では伝送路1
7)の一方の信号線17aの受端側に、高周波信号24
の場合と同様に接続され、その伝送路17の信号線17
aを経由して送端(トランスミッタ2側)に伝達され
る。この場合も前述の高周波信号24の場合と同様に、
その周波数は900MHzと極めて高いために、レシー
バ3及びトランスミッタ2の回路に影響を与えない。こ
うして送端(トランスミッタ3側)において、伝送路1
7の信号線17aより取り出された周波信号は、復調器
8における復調用の周波数信号として使用される。
出力される900MHzの周波信号は、変調器(MO
D)7の出力である被変調波信号24が接続される伝送
路18以外のいずれかの伝送路(図3の例では伝送路1
7)の一方の信号線17aの受端側に、高周波信号24
の場合と同様に接続され、その伝送路17の信号線17
aを経由して送端(トランスミッタ2側)に伝達され
る。この場合も前述の高周波信号24の場合と同様に、
その周波数は900MHzと極めて高いために、レシー
バ3及びトランスミッタ2の回路に影響を与えない。こ
うして送端(トランスミッタ3側)において、伝送路1
7の信号線17aより取り出された周波信号は、復調器
8における復調用の周波数信号として使用される。
【0023】以上のように本実施の形態2によれば、変
調した周波数信号だけでなく、その変調に使用した高周
波信号をも伝送するので、その変調された信号を受信し
て復調する復調器における復調用の高周波信号源を省略
でき、かつより高い復調精度を得ることができる。
調した周波数信号だけでなく、その変調に使用した高周
波信号をも伝送するので、その変調された信号を受信し
て復調する復調器における復調用の高周波信号源を省略
でき、かつより高い復調精度を得ることができる。
【0024】(実施の形態3)図4は、本発明の実施の
形態3の情報処理装置の表示制御部の構成を示すブロッ
ク図で、前述の図面と共通する部分は同じ番号で示し、
その説明を省略する。この実施の形態4では、前述の実
施の形態1,2とは逆に、グラフィックコントローラ1
よりディスプレイ4側にデータを変調して送信する場合
を示している。30は、グラフィックコントローラ1よ
りフラットパネル・ディスプレイ4に伝送すべき信号の
発生源を示し、この例では、例えばスリープ信号を発生
している。31は高周波発振器で、例えば900MHz
の高周波信号を出力している。32は変調器(MOD)
で、高周波発振器31から出力される高周波信号のキャ
リアを、信号源30から出力されるスリープ信号で変調
している。こうして変調器32で変調された信号は、ク
ロック信号の伝送路18の送端(トランスミッタ2側)
において、その伝送路18の一方の信号線18aに接続
され、この信号線18aを介して受端(レシーバ3側)
に伝送される。この際、被変調波は900MHzという
高い周波数であるため、トランスミッタ2及びレシーバ
3の回路に影響を与えない。
形態3の情報処理装置の表示制御部の構成を示すブロッ
ク図で、前述の図面と共通する部分は同じ番号で示し、
その説明を省略する。この実施の形態4では、前述の実
施の形態1,2とは逆に、グラフィックコントローラ1
よりディスプレイ4側にデータを変調して送信する場合
を示している。30は、グラフィックコントローラ1よ
りフラットパネル・ディスプレイ4に伝送すべき信号の
発生源を示し、この例では、例えばスリープ信号を発生
している。31は高周波発振器で、例えば900MHz
の高周波信号を出力している。32は変調器(MOD)
で、高周波発振器31から出力される高周波信号のキャ
リアを、信号源30から出力されるスリープ信号で変調
している。こうして変調器32で変調された信号は、ク
ロック信号の伝送路18の送端(トランスミッタ2側)
において、その伝送路18の一方の信号線18aに接続
され、この信号線18aを介して受端(レシーバ3側)
に伝送される。この際、被変調波は900MHzという
高い周波数であるため、トランスミッタ2及びレシーバ
3の回路に影響を与えない。
【0025】33は復調器(DEM)で、クロック信号
の伝送路18の受端(レシーバ3側)に接続されてい
る。そして伝送路18の信号線18aから、例えば90
0MHz帯の信号のみを通過させることのできるハイパ
スフィルタまたはバンドパスフィルタなどを設け、対象
となる変調器32から出力された被変調波のみを取り出
して復調している。34は復調器33で復調のために使
用される高周波発振器で、高周波発振器31と同様に、
900MHzの高周波数信号を発生している。尚、前述
の実施の形態2のように、高周波発振器31から出力さ
れる信号を他の伝送路を利用して復調器33に伝送すれ
ば、この高周波発振器34は省略可能である。35はデ
コーダで、復調器33の出力であるスリープ信号を解読
し、フラットパネル・ディスプレイ4またはその周辺回
路に伝達するものである。
の伝送路18の受端(レシーバ3側)に接続されてい
る。そして伝送路18の信号線18aから、例えば90
0MHz帯の信号のみを通過させることのできるハイパ
スフィルタまたはバンドパスフィルタなどを設け、対象
となる変調器32から出力された被変調波のみを取り出
して復調している。34は復調器33で復調のために使
用される高周波発振器で、高周波発振器31と同様に、
900MHzの高周波数信号を発生している。尚、前述
の実施の形態2のように、高周波発振器31から出力さ
れる信号を他の伝送路を利用して復調器33に伝送すれ
ば、この高周波発振器34は省略可能である。35はデ
コーダで、復調器33の出力であるスリープ信号を解読
し、フラットパネル・ディスプレイ4またはその周辺回
路に伝達するものである。
【0026】こうして、ディスプレイ4にスリープ信号
が伝達されることにより、フラットパネル・ディスプレ
イ4はスリープモードに移行し、消費電力を抑えるモー
ドに移行する。
が伝達されることにより、フラットパネル・ディスプレ
イ4はスリープモードに移行し、消費電力を抑えるモー
ドに移行する。
【0027】以上説明したように本実施の形態1〜3に
よれば、標準化されたインターフェース用の伝送ライン
においても、独自に所望の信号を付与して、他の信号に
影響を与えることなく、所望のデータ信号を伝送するこ
とができる。
よれば、標準化されたインターフェース用の伝送ライン
においても、独自に所望の信号を付与して、他の信号に
影響を与えることなく、所望のデータ信号を伝送するこ
とができる。
【0028】これにより、そのインターフェースの互換
性についても損ねることがない。
性についても損ねることがない。
【0029】また、そのインターフェースで規定された
信号がシリアルであっても、パラレル信号であっても、
いずれにも適用可能である。
信号がシリアルであっても、パラレル信号であっても、
いずれにも適用可能である。
【0030】(実施の形態4)図5は、本発明の実施の
形態4の情報処理装置におけるホスト装置と周辺装置と
のインターフェースを説明するためのブロック図であ
る。
形態4の情報処理装置におけるホスト装置と周辺装置と
のインターフェースを説明するためのブロック図であ
る。
【0031】図5において、50はホスト装置の入出力
部を示し、501は、このホスト装置入出力部50の内
部バス、502は内部バス501に接続されるアドレス
信号線を示している。506はアドレス信号線502の
上位アドレスが接続される上位アドレス・ゲート回路、
507はアドレス信号線502の下位アドレスが接続さ
れる下位アドレス・ゲート回路である。503は内部バ
ス501に接続されるデータ信号線、508はデータ信
号線503が接続されるデータ・ゲート回路である。5
04は内部バス501に接続されるコントロール信号
線、505は内部バス501に接続されるコマンド信号
線である。510はアドレスデータ信号線で、上位アド
レス・ゲート回路506、下位アドレス・ゲート回路5
07、データ・ゲート回路508に接続されており、ア
ドレスとデータとが伝送されるバスである。509は内
部バス501の内容により各ゲート回路をコントロール
するゲート制御回路で、ゲート制御信号G1,G2,G
3及び方向制御信号DIRを出力している。また511
はコントロール信号線で、ゲート制御回路509から出
力され、上位アドレス・ゲート回路506、下位アドレ
ス・ゲート回路507、データ・ゲート回路508を制
御するゲート制御信号や方向制御信号などを伝送してい
る。
部を示し、501は、このホスト装置入出力部50の内
部バス、502は内部バス501に接続されるアドレス
信号線を示している。506はアドレス信号線502の
上位アドレスが接続される上位アドレス・ゲート回路、
507はアドレス信号線502の下位アドレスが接続さ
れる下位アドレス・ゲート回路である。503は内部バ
ス501に接続されるデータ信号線、508はデータ信
号線503が接続されるデータ・ゲート回路である。5
04は内部バス501に接続されるコントロール信号
線、505は内部バス501に接続されるコマンド信号
線である。510はアドレスデータ信号線で、上位アド
レス・ゲート回路506、下位アドレス・ゲート回路5
07、データ・ゲート回路508に接続されており、ア
ドレスとデータとが伝送されるバスである。509は内
部バス501の内容により各ゲート回路をコントロール
するゲート制御回路で、ゲート制御信号G1,G2,G
3及び方向制御信号DIRを出力している。また511
はコントロール信号線で、ゲート制御回路509から出
力され、上位アドレス・ゲート回路506、下位アドレ
ス・ゲート回路507、データ・ゲート回路508を制
御するゲート制御信号や方向制御信号などを伝送してい
る。
【0032】次に、このホスト装置の入出力部50とコ
ネクタ52,53及びケーブル51を介して接続されて
いる周辺装置の入出力部60について説明する。
ネクタ52,53及びケーブル51を介して接続されて
いる周辺装置の入出力部60について説明する。
【0033】60は周辺装置の入出力部で、ホスト装置
の入出力部50とケーブル51を介して接続されてい
る。601は、この周辺装置の入出力部60の内部バ
ス、602は内部バス601に接続されるアドレス信号
線、606はアドレス信号線602の上位アドレスが接
続される上位アドレス・ゲートラッチ回路、607はア
ドレス信号線602の下位アドレスが接続される下位ア
ドレス・ゲートラッチ回路である。603は内部バス6
01に接続されるデータ信号線、610はデータ信号線
603の出力データ線が接続される出力ゲート回路、6
08はデータ信号線603の入力データ線が接続される
入力ゲート回路である。609は入力ゲート回路で、上
位アドレス・ゲートラッチ回路606、下位アドレス・
ゲートラッチ回路607、入力ゲート回路608への入
力線が接続されている。611はケーブル51と出力ゲ
ート回路610、入力ゲート回路609とを接続するア
ドレスデータ線である。このアドレスデータ線611を
通って入力されるアドレスとデータはゲート制御信号G
4により取り込まれ、ゲート制御信号G6,G7のタイ
ミングでアドレスが取り込まれ、ゲート制御信号G8の
タイミングでデータが取り込まれる。604はケーブル
51と内部バス601とを接続するコマンド線、612
はゲート制御回路509から出力されケーブル51を通
して、上位アドレス・ゲートラッチ回路606、下位ア
ドレス・ゲートラッチ回路607、出力ゲート回路61
0、入力ゲート回路608、入力ゲート回路609を制
御するコントロール信号線で、前述のホスト装置の入出
力部50のコントロール信号線511を伝播した信号が
入力されている。
の入出力部50とケーブル51を介して接続されてい
る。601は、この周辺装置の入出力部60の内部バ
ス、602は内部バス601に接続されるアドレス信号
線、606はアドレス信号線602の上位アドレスが接
続される上位アドレス・ゲートラッチ回路、607はア
ドレス信号線602の下位アドレスが接続される下位ア
ドレス・ゲートラッチ回路である。603は内部バス6
01に接続されるデータ信号線、610はデータ信号線
603の出力データ線が接続される出力ゲート回路、6
08はデータ信号線603の入力データ線が接続される
入力ゲート回路である。609は入力ゲート回路で、上
位アドレス・ゲートラッチ回路606、下位アドレス・
ゲートラッチ回路607、入力ゲート回路608への入
力線が接続されている。611はケーブル51と出力ゲ
ート回路610、入力ゲート回路609とを接続するア
ドレスデータ線である。このアドレスデータ線611を
通って入力されるアドレスとデータはゲート制御信号G
4により取り込まれ、ゲート制御信号G6,G7のタイ
ミングでアドレスが取り込まれ、ゲート制御信号G8の
タイミングでデータが取り込まれる。604はケーブル
51と内部バス601とを接続するコマンド線、612
はゲート制御回路509から出力されケーブル51を通
して、上位アドレス・ゲートラッチ回路606、下位ア
ドレス・ゲートラッチ回路607、出力ゲート回路61
0、入力ゲート回路608、入力ゲート回路609を制
御するコントロール信号線で、前述のホスト装置の入出
力部50のコントロール信号線511を伝播した信号が
入力されている。
【0034】以上説明した各ユニットにより構成される
インターフェースにおいて、ホスト装置の入出力部50
と周辺装置の入出力部60との間でのインターフェース
制御について説明する。
インターフェースにおいて、ホスト装置の入出力部50
と周辺装置の入出力部60との間でのインターフェース
制御について説明する。
【0035】まず、ホスト装置入出力部50の内部バス
501は、PCカード(PCMCIA)のバスに相当
し、アドレス26ビット、データ16ビット、コマンド
として、OE(出力イネーブル)*、WE(書込みイネ
ーブル)*、IORD(I/O読出し)*、IOWR
(I/O書込み)*、CE(チップイネーブル)1*、
CE2*、IRQ(インタラプト要求)*、RESET
(リセット)、WAIT(ウエイト)*、INPACK
*、REG*、IOIS16*などの信号が存在する。
尚、これらの信号名において、「*」はロウツルー(負
論理)の信号であることを示している。ここでは、これ
らの信号を信号線の数を減らしつつ、ホスト装置と周辺
装置とが信号のやり取りをできるように、以下のような
処理を行っている。
501は、PCカード(PCMCIA)のバスに相当
し、アドレス26ビット、データ16ビット、コマンド
として、OE(出力イネーブル)*、WE(書込みイネ
ーブル)*、IORD(I/O読出し)*、IOWR
(I/O書込み)*、CE(チップイネーブル)1*、
CE2*、IRQ(インタラプト要求)*、RESET
(リセット)、WAIT(ウエイト)*、INPACK
*、REG*、IOIS16*などの信号が存在する。
尚、これらの信号名において、「*」はロウツルー(負
論理)の信号であることを示している。ここでは、これ
らの信号を信号線の数を減らしつつ、ホスト装置と周辺
装置とが信号のやり取りをできるように、以下のような
処理を行っている。
【0036】アドレスデータ信号線510は、入力ゲー
ト回路609とケーブル51を介して接続されている1
6ビット幅の信号線である。この時のアドレスとデータ
のビット配置を図6に示す。コマンド信号線505とコ
マンド信号線604は、互いにケーブル51を介して接
続されており、出力8ビット、入力4ビット幅の信号線
である。
ト回路609とケーブル51を介して接続されている1
6ビット幅の信号線である。この時のアドレスとデータ
のビット配置を図6に示す。コマンド信号線505とコ
マンド信号線604は、互いにケーブル51を介して接
続されており、出力8ビット、入力4ビット幅の信号線
である。
【0037】図6において、図6(A)はデータ信号線
503のデータ構造を示し、16ビットで構成されてい
る。図6(B)はアドレス信号線502のデータ構成を
示し、下位16ビット、上位10ビット(16ビット目
から25ビット目まで)で構成されている。また図6
(C)はI/Oアドレス空間を示し、下位16ビット、
上位10ビット(16ビット目から25ビット目まで)
が全て“0”で構成されている。
503のデータ構造を示し、16ビットで構成されてい
る。図6(B)はアドレス信号線502のデータ構成を
示し、下位16ビット、上位10ビット(16ビット目
から25ビット目まで)で構成されている。また図6
(C)はI/Oアドレス空間を示し、下位16ビット、
上位10ビット(16ビット目から25ビット目まで)
が全て“0”で構成されている。
【0038】以下に、ゲート制御回路509により生成
される各種制御信号を説明する。
される各種制御信号を説明する。
【0039】G1:上位アドレス・ゲート回路506の
ゲート信号。
ゲート信号。
【0040】G2:下位アドレス・ゲート回路507の
ゲート信号。
ゲート信号。
【0041】G3:データ・ゲート回路508のゲート
信号。
信号。
【0042】DIR:データ・ゲート回路508のディ
レクション信号(ロウレベルでホスト側からみて入力、
ハイレベルで出力)。
レクション信号(ロウレベルでホスト側からみて入力、
ハイレベルで出力)。
【0043】また、ケーブル51で接続されているコン
トロール信号線612に、周辺装置の入出力部60で使
用される以下の5ビット幅の信号を出力する。
トロール信号線612に、周辺装置の入出力部60で使
用される以下の5ビット幅の信号を出力する。
【0044】G4:入力ゲート回路609のゲート信
号。
号。
【0045】G5:出力ゲート回路610のゲート信
号。
号。
【0046】G6:上位アドレス・ゲートラッチ回路6
06のゲートラッチ信号(ロウレベルで導通、ハイレベ
ルでラッチ)。
06のゲートラッチ信号(ロウレベルで導通、ハイレベ
ルでラッチ)。
【0047】G7:下位アドレス・ゲートラッチ回路6
07のゲートラッチ信号(ロウレベルで導通、ハイレベ
ルでラッチ)。
07のゲートラッチ信号(ロウレベルで導通、ハイレベ
ルでラッチ)。
【0048】G8:入力ゲート回路608のゲート信
号。
号。
【0049】(信号G6,G7を除く全てのゲート信号
はロウレベルで導通、ハイレベルでハイインピーダンス
とする) 図7は、本実施の形態4のゲート制御回路509による
インターフェース制御処理を示すフローチャートであ
る。以下に、各処理ステップにおける処理を具体的に説
明する。
はロウレベルで導通、ハイレベルでハイインピーダンス
とする) 図7は、本実施の形態4のゲート制御回路509による
インターフェース制御処理を示すフローチャートであ
る。以下に、各処理ステップにおける処理を具体的に説
明する。
【0050】まずステップS1で、入出力コマンドが入
力されるかを調べ、入力されるとステップS2に進み、
その入出力がメモリ空間(I/Oアドレス空間でない)
へのアクセスかどうかを調べ、I/Oアドレス空間への
アクセスの時はステップS6に進み、下位アドレス(1
6ビット)のみのアドレス転送を行う。
力されるかを調べ、入力されるとステップS2に進み、
その入出力がメモリ空間(I/Oアドレス空間でない)
へのアクセスかどうかを調べ、I/Oアドレス空間への
アクセスの時はステップS6に進み、下位アドレス(1
6ビット)のみのアドレス転送を行う。
【0051】一方、ステップS2で、メモリ空間へのア
クセスの時はステップS3に進み、上位アドレスが変更
されたかを調べ、変更された時はステップS4に進み、
その変更された上位アドレスを伝送する。一方、上位ア
ドレスが伝送されない時はステップS5に進み、下位ア
ドレスのみを伝送する。
クセスの時はステップS3に進み、上位アドレスが変更
されたかを調べ、変更された時はステップS4に進み、
その変更された上位アドレスを伝送する。一方、上位ア
ドレスが伝送されない時はステップS5に進み、下位ア
ドレスのみを伝送する。
【0052】こうしてアドレスが確定するとステップS
6に進み、データ信号線にデータを出力するようにゲー
トを制御して、データの転送処理を実行する。こうして
指示されたデータ転送が終了するとステップS7に進
み、ゲートを閉じるなどの終了処理を実行してステップ
S1に戻る。
6に進み、データ信号線にデータを出力するようにゲー
トを制御して、データの転送処理を実行する。こうして
指示されたデータ転送が終了するとステップS7に進
み、ゲートを閉じるなどの終了処理を実行してステップ
S1に戻る。
【0053】図8は、メモリ空間における読込み処理を
示す出力(読込み)イネーブル信号OE*が、コントロ
ール信号線504上にアサートされた場合のゲート制御
回路509の出力信号のタイミングチャートを示す図で
ある。以下、図7のフローチャートを参照しながら、こ
の動作を説明する。
示す出力(読込み)イネーブル信号OE*が、コントロ
ール信号線504上にアサートされた場合のゲート制御
回路509の出力信号のタイミングチャートを示す図で
ある。以下、図7のフローチャートを参照しながら、こ
の動作を説明する。
【0054】まずステップS1で、コマンド信号線50
4上に何のコマンドもアサートされていない時、ゲート
制御回路509は入力ゲート回路609のゲート制御信
号G4と、データ・ゲート回路508の方向制御信号D
IRを共にロウレベルとし、残り全てのゲート回路のゲ
ート制御信号をハイレベルとし、入力を待ち続ける。ス
テップS2では、コマンド信号線504に出力イネーブ
ル信号OE*がアサートされた(図8のタイミングT
1)ことにより、メモリ空間へのアクセスであると判断
する。ステップS3では、コマンド信号線504に出力
イネーブル信号OE*がアサートされ、アドレス信号線
502にアドレスが出力されている。ゲート制御回路5
09は、今回の上位アドレスと前回の上位アドレスとを
比較し、その上位アドレスの変化の有無を検知する。変
化があった場合は、ステップS4で、上位アドレスの転
送処理を行う(図8のタイミングT2)。
4上に何のコマンドもアサートされていない時、ゲート
制御回路509は入力ゲート回路609のゲート制御信
号G4と、データ・ゲート回路508の方向制御信号D
IRを共にロウレベルとし、残り全てのゲート回路のゲ
ート制御信号をハイレベルとし、入力を待ち続ける。ス
テップS2では、コマンド信号線504に出力イネーブ
ル信号OE*がアサートされた(図8のタイミングT
1)ことにより、メモリ空間へのアクセスであると判断
する。ステップS3では、コマンド信号線504に出力
イネーブル信号OE*がアサートされ、アドレス信号線
502にアドレスが出力されている。ゲート制御回路5
09は、今回の上位アドレスと前回の上位アドレスとを
比較し、その上位アドレスの変化の有無を検知する。変
化があった場合は、ステップS4で、上位アドレスの転
送処理を行う(図8のタイミングT2)。
【0055】このとき、上位アドレスを確定するために
ゲート制御回路509は、アドレス信号線602に上位
アドレスが確定できるまでの間、上位アドレス・ゲート
回路506のゲート制御信号G1、上位アドレス・ゲー
トラッチ回路606のゲート制御信号G6をロウレベル
とし(T2)、その後、ハイレベルとして上位アドレス
・ゲートラッチ回路606が上位アドレスを保持し続け
る。
ゲート制御回路509は、アドレス信号線602に上位
アドレスが確定できるまでの間、上位アドレス・ゲート
回路506のゲート制御信号G1、上位アドレス・ゲー
トラッチ回路606のゲート制御信号G6をロウレベル
とし(T2)、その後、ハイレベルとして上位アドレス
・ゲートラッチ回路606が上位アドレスを保持し続け
る。
【0056】もし、上位アドレスに変化がなかった場合
は、ゲート制御回路509は、これらゲート制御信号G
1とG6をともにハイレベルのままに保持する。
は、ゲート制御回路509は、これらゲート制御信号G
1とG6をともにハイレベルのままに保持する。
【0057】また、メモリ空間へのアクセスでなかった
場合、上位アドレスの値は“0”でマスクされる。
場合、上位アドレスの値は“0”でマスクされる。
【0058】次にステップS5では、下位アドレスを確
定するためにゲート制御回路509はアドレス信号線6
02に下位アドレスが確定できるまでの間、下位アドレ
ス・ゲート回路507のゲート制御信号G2、下位アド
レス・ゲートラッチ回路607のゲート制御信号G7を
共にロウレベルとし(T3)、その後、ハイレベルとし
て、下位アドレス・ゲートラッチ回路607に下位アド
レスを保持させる。
定するためにゲート制御回路509はアドレス信号線6
02に下位アドレスが確定できるまでの間、下位アドレ
ス・ゲート回路507のゲート制御信号G2、下位アド
レス・ゲートラッチ回路607のゲート制御信号G7を
共にロウレベルとし(T3)、その後、ハイレベルとし
て、下位アドレス・ゲートラッチ回路607に下位アド
レスを保持させる。
【0059】次にステップS6では、ゲート制御回路5
09は、リード動作のため入力ゲート回路609のゲー
ト制御信号G4をハイレベルとする(図8のタイミング
T4)。次に周辺装置の入出力部60からホスト装置側
にデータを出力させるため、ゲート制御回路509はデ
ータ・ゲート回路508のゲート制御信号G3と、周辺
装置の入出力部60の出力ゲート回路610のゲート制
御信号G5を共にロウレベルとし、データ線603上の
データを、ゲート回路610、ケーブル51及びゲート
回路508を介してデータ信号線503に出力させる。
09は、リード動作のため入力ゲート回路609のゲー
ト制御信号G4をハイレベルとする(図8のタイミング
T4)。次に周辺装置の入出力部60からホスト装置側
にデータを出力させるため、ゲート制御回路509はデ
ータ・ゲート回路508のゲート制御信号G3と、周辺
装置の入出力部60の出力ゲート回路610のゲート制
御信号G5を共にロウレベルとし、データ線603上の
データを、ゲート回路610、ケーブル51及びゲート
回路508を介してデータ信号線503に出力させる。
【0060】そして、ステップS7では、コマンドのデ
アサートによりデータ・ゲート回路508のゲート制御
信号G3と、データ出力回路610のゲート制御信号G
5を共にハイレベルにし(タイミングT6)、次のコマ
ンドの入力を待つ。
アサートによりデータ・ゲート回路508のゲート制御
信号G3と、データ出力回路610のゲート制御信号G
5を共にハイレベルにし(タイミングT6)、次のコマ
ンドの入力を待つ。
【0061】図9(A)(B)は、前述の図7のステッ
プS2におけるメモリ空間へのアクセスかどうかを判定
するアドレス空間識別回路70(図9(A))及び上位
アドレスマスク回路71(図9(B))の構成を示す図
である。
プS2におけるメモリ空間へのアクセスかどうかを判定
するアドレス空間識別回路70(図9(A))及び上位
アドレスマスク回路71(図9(B))の構成を示す図
である。
【0062】メモリ空間にアクセスを行うには、出力イ
ネーブル信号OE*、又は書込みイネーブル信号WE*
がアサートされる。これにより、AND回路703の出
力がロウレベルになり、この信号がインバータ回路70
4で反転されてAND回路702の一方の入力がハイレ
ベルになる。AND回路705の出力は、I/Oへのリ
ード/ライトでないときにのみハイレベルとなる。従っ
て、信号OE*もしくは信号WE*がアサートされ、か
つI/Oの入出力でない場合のみAND回路702の出
力がハイレベルとなり、メモリ空間へアクセスすること
を示すメモリアクセス信号701を出力する。このアク
セス信号701は、図9(B)の回路において、I/O
空間のアクセス時に上位アドレスをマスクするためにも
使われる。
ネーブル信号OE*、又は書込みイネーブル信号WE*
がアサートされる。これにより、AND回路703の出
力がロウレベルになり、この信号がインバータ回路70
4で反転されてAND回路702の一方の入力がハイレ
ベルになる。AND回路705の出力は、I/Oへのリ
ード/ライトでないときにのみハイレベルとなる。従っ
て、信号OE*もしくは信号WE*がアサートされ、か
つI/Oの入出力でない場合のみAND回路702の出
力がハイレベルとなり、メモリ空間へアクセスすること
を示すメモリアクセス信号701を出力する。このアク
セス信号701は、図9(B)の回路において、I/O
空間のアクセス時に上位アドレスをマスクするためにも
使われる。
【0063】図9(B)の上位アドレスマスク回路71
は、メモリアクセス信号701がハイレベルのときにA
ND回路群710を開き、それ以外の時にはゲートを閉
じている。これにより、メモリ空間へのアクセス以外で
は、アドレス信号の上位ビットビット16〜ビット2
6)が全て“0”にマスクされることになる。
は、メモリアクセス信号701がハイレベルのときにA
ND回路群710を開き、それ以外の時にはゲートを閉
じている。これにより、メモリ空間へのアクセス以外で
は、アドレス信号の上位ビットビット16〜ビット2
6)が全て“0”にマスクされることになる。
【0064】図10は、図7のステップS3における、
上位アドレスが変更したかどうかを比較するためのアド
レス比較処理を行うアドレス比較回路80の構成を示す
ブロック図である。
上位アドレスが変更したかどうかを比較するためのアド
レス比較処理を行うアドレス比較回路80の構成を示す
ブロック図である。
【0065】ここでは排他的論理和回路群810によ
り、前回のアドレス値と今回のアドレス値とを比較し、
一致すれば(即ち、排他的論理和回路群810の出力が
全てロウレベルのとき)ロウレベルの比較結果信号81
を出力し、一致しなければハイレベルの比較結果信号8
1を出力する。
り、前回のアドレス値と今回のアドレス値とを比較し、
一致すれば(即ち、排他的論理和回路群810の出力が
全てロウレベルのとき)ロウレベルの比較結果信号81
を出力し、一致しなければハイレベルの比較結果信号8
1を出力する。
【0066】図11は、上位アドレスが不変の時のメモ
リ空間からの読み出し時の動作を示すタイミングチャー
トである。
リ空間からの読み出し時の動作を示すタイミングチャー
トである。
【0067】ここでは、図8のタイミングチャートと比
較すると明らかなように、ゲート制御信号G1,G6に
よりアドレスの上位が出力されるタイミングが省略さ
れ、アドレスの下位のみが出力されている。
較すると明らかなように、ゲート制御信号G1,G6に
よりアドレスの上位が出力されるタイミングが省略さ
れ、アドレスの下位のみが出力されている。
【0068】図12は、メモリ空間への書き込み(ホス
トから周辺装置への出力)時の動作タイミングを示すタ
イミングチャートである。
トから周辺装置への出力)時の動作タイミングを示すタ
イミングチャートである。
【0069】まず、コマンド信号線504上に何のコマ
ンドもアサートされていない時、ゲート制御回路509
は入力ゲート回路609のゲート制御信号G4と、デー
タ・ゲート回路508の方向制御信号DIRを共にロウ
レベルとし、残り全てのゲート回路のゲート制御信号を
ハイレベルとし、入力を待ち続ける。コマンド信号線5
04にチップイネーブル信号CE*がアサートされ(図
12のタイミングT11)、次に書込みイネーブル信号
WE*がアサートされる(T12)ことにより、メモリ
空間への書込み要求であると判断する。このコマンド信
号線504に書込みイネーブル信号WE*がアサートさ
れているときは、アドレス信号線502にアドレスが出
力されている。ゲート制御回路509は、今回の上位ア
ドレスと前回の上位アドレスとを比較し、その上位アド
レスの変化の有無を検知する。変化があった場合は、上
位アドレスの転送処理を行う(図12のタイミングT1
3)。図12は、上位アドレスが変更されている場合を
示しており、上位アドレスが変更されていない時は、図
11の様に、上位アドレスの出力は省略される。
ンドもアサートされていない時、ゲート制御回路509
は入力ゲート回路609のゲート制御信号G4と、デー
タ・ゲート回路508の方向制御信号DIRを共にロウ
レベルとし、残り全てのゲート回路のゲート制御信号を
ハイレベルとし、入力を待ち続ける。コマンド信号線5
04にチップイネーブル信号CE*がアサートされ(図
12のタイミングT11)、次に書込みイネーブル信号
WE*がアサートされる(T12)ことにより、メモリ
空間への書込み要求であると判断する。このコマンド信
号線504に書込みイネーブル信号WE*がアサートさ
れているときは、アドレス信号線502にアドレスが出
力されている。ゲート制御回路509は、今回の上位ア
ドレスと前回の上位アドレスとを比較し、その上位アド
レスの変化の有無を検知する。変化があった場合は、上
位アドレスの転送処理を行う(図12のタイミングT1
3)。図12は、上位アドレスが変更されている場合を
示しており、上位アドレスが変更されていない時は、図
11の様に、上位アドレスの出力は省略される。
【0070】このとき、上位アドレスを確定するために
ゲート制御回路509は、アドレス信号線602に上位
アドレスが確定できるまでの間、上位アドレス・ゲート
回路506のゲート制御信号G1、上位アドレス・ゲー
トラッチ回路606のゲート制御信号G6を共にロウレ
ベルとし(T13)、その後、ハイレベルとして上位ア
ドレス・ゲートラッチ回路606が上位アドレスを保持
し続ける。
ゲート制御回路509は、アドレス信号線602に上位
アドレスが確定できるまでの間、上位アドレス・ゲート
回路506のゲート制御信号G1、上位アドレス・ゲー
トラッチ回路606のゲート制御信号G6を共にロウレ
ベルとし(T13)、その後、ハイレベルとして上位ア
ドレス・ゲートラッチ回路606が上位アドレスを保持
し続ける。
【0071】もし、上位アドレスに変化がなかった場合
は、ゲート制御回路509は、これらゲート制御信号G
1とG6をともにハイレベルのままに保持することは前
述した通りである。
は、ゲート制御回路509は、これらゲート制御信号G
1とG6をともにハイレベルのままに保持することは前
述した通りである。
【0072】また、メモリ空間へのアクセスでなかった
場合、上位アドレスの値は“0”でマスクされる。
場合、上位アドレスの値は“0”でマスクされる。
【0073】次に、下位アドレスを確定するためにゲー
ト制御回路509はアドレス信号線602に下位アドレ
スが確定できるまでの間、下位アドレス・ゲート回路5
07のゲート制御信号G2、下位アドレス・ゲートラッ
チ回路607のゲート制御信号G7を共にロウレベルと
し(T14)、その後、ハイレベルとして、下位アドレ
ス・ゲートラッチ回路607に下位アドレスを保持させ
る。
ト制御回路509はアドレス信号線602に下位アドレ
スが確定できるまでの間、下位アドレス・ゲート回路5
07のゲート制御信号G2、下位アドレス・ゲートラッ
チ回路607のゲート制御信号G7を共にロウレベルと
し(T14)、その後、ハイレベルとして、下位アドレ
ス・ゲートラッチ回路607に下位アドレスを保持させ
る。
【0074】次にゲート制御回路509は、書込み動作
のため、周辺装置の入出力部60の入力ゲート回路60
9のゲート制御信号G4をロウレベル(導通)のまま
で、またゲート制御信号G5をハイレベルにして出力ゲ
ート回路610を非導通にしている。そして、データ・
ゲート回路508の方向制御信号DIRをハイレベル
(出力方向)とする(タイミングT14の後)。次にゲ
ート制御信号G3をロウレベルにして、データ・ゲート
回路508を導通状態とし、データ信号線503上のデ
ータをデータ・アドレス信号線510の出力する(T1
5)。これと同時に、ゲート制御信号G8をロウレベル
にして(タイミングT16)、周辺装置側でアドレス・
データ信号線611上のデータをデータ信号線603に
出力している。
のため、周辺装置の入出力部60の入力ゲート回路60
9のゲート制御信号G4をロウレベル(導通)のまま
で、またゲート制御信号G5をハイレベルにして出力ゲ
ート回路610を非導通にしている。そして、データ・
ゲート回路508の方向制御信号DIRをハイレベル
(出力方向)とする(タイミングT14の後)。次にゲ
ート制御信号G3をロウレベルにして、データ・ゲート
回路508を導通状態とし、データ信号線503上のデ
ータをデータ・アドレス信号線510の出力する(T1
5)。これと同時に、ゲート制御信号G8をロウレベル
にして(タイミングT16)、周辺装置側でアドレス・
データ信号線611上のデータをデータ信号線603に
出力している。
【0075】以上の処理を行うことで、ケーブル51の
信号線の数を減らしてデータのやり取りを行うことがで
き、かつ通信速度の低下を軽減することができる。
信号線の数を減らしてデータのやり取りを行うことがで
き、かつ通信速度の低下を軽減することができる。
【0076】(実施の形態5)本発明の実施の形態5の
インターフェース回路の基本動作は前述の実施の形態4
とほぼ同様であるが、その相違点は、周辺装置の入出力
部60の上位アドレス・ゲートラッチ回路606及び下
位アドレス・ゲートラッチ回路607とアドレス信号線
602の間にインクリメント回路を備える点にある。
インターフェース回路の基本動作は前述の実施の形態4
とほぼ同様であるが、その相違点は、周辺装置の入出力
部60の上位アドレス・ゲートラッチ回路606及び下
位アドレス・ゲートラッチ回路607とアドレス信号線
602の間にインクリメント回路を備える点にある。
【0077】図13は、本実施の形態のインクリメント
回路の構成を示すブロック図、図14はこのインクリメ
ント回路の動作を示すタイミングチャートである。
回路の構成を示すブロック図、図14はこのインクリメ
ント回路の動作を示すタイミングチャートである。
【0078】ゲート制御回路509に下位アドレスを入
力し、下位アドレスの変化を監視させる。通常はLOA
D信号がハイレベルのときに、その入力したアドレスを
そのまま出力する。しかし、上位アドレスの変化がな
く、下位アドレスが連続的に変化する場合は、ゲート制
御信号G1,G2,G6,G7はハイレベルのままで、
LOAD信号をロウレベルにし、下位アドレスが連続変
化するタイミングでCU(カウントアップ)信号をハイ
レベルにし、その立ち下がりエッジで図13のインクリ
メンタ130のカウント値(アドレス)をカウントアッ
プさせ、これを出力アドレスとして出力する。
力し、下位アドレスの変化を監視させる。通常はLOA
D信号がハイレベルのときに、その入力したアドレスを
そのまま出力する。しかし、上位アドレスの変化がな
く、下位アドレスが連続的に変化する場合は、ゲート制
御信号G1,G2,G6,G7はハイレベルのままで、
LOAD信号をロウレベルにし、下位アドレスが連続変
化するタイミングでCU(カウントアップ)信号をハイ
レベルにし、その立ち下がりエッジで図13のインクリ
メンタ130のカウント値(アドレス)をカウントアッ
プさせ、これを出力アドレスとして出力する。
【0079】このように実施の形態5によれば、自動的
にアドレスをインクリメントしてデータを入出力できる
ので、DMAによるデータ転送を実現することができ
る。
にアドレスをインクリメントしてデータを入出力できる
ので、DMAによるデータ転送を実現することができ
る。
【0080】なお、本発明は、複数の機器(例えばホス
トコンピュータ,インタフェイス機器,リーダ,プリン
タなど)から構成されるシステムに適用しても、一つの
機器からなる装置(例えば、複写機,ファクシミリ装置
など)に適用してもよい。
トコンピュータ,インタフェイス機器,リーダ,プリン
タなど)から構成されるシステムに適用しても、一つの
機器からなる装置(例えば、複写機,ファクシミリ装置
など)に適用してもよい。
【0081】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ(またはCPU
やMPU)が記憶媒体に格納されたプログラムコードを
読出し実行することによっても達成される。
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ(またはCPU
やMPU)が記憶媒体に格納されたプログラムコードを
読出し実行することによっても達成される。
【0082】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。
【0083】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク,ハードディス
ク,光ディスク,光磁気ディスク,CD−ROM,CD
−R,磁気テープ,不揮発性のメモリカード,ROMな
どを用いることができる。
体としては、例えば、フロッピディスク,ハードディス
ク,光ディスク,光磁気ディスク,CD−ROM,CD
−R,磁気テープ,不揮発性のメモリカード,ROMな
どを用いることができる。
【0084】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているOS(オペレ
ーティングシステム)などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれる。
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているOS(オペレ
ーティングシステム)などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれる。
【0085】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれる。
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれる。
【0086】
【発明の効果】以上説明したように本発明によれば、既
存のインターフェース仕様に則りながら、新規に他のデ
ータや制御信号をやり取りできるという効果がある。
存のインターフェース仕様に則りながら、新規に他のデ
ータや制御信号をやり取りできるという効果がある。
【0087】また本発明によれば、既存のインターフェ
ース信号に影響を与えることなく、所望の信号を重畳し
て各種信号をやり取りできるという効果がある。
ース信号に影響を与えることなく、所望の信号を重畳し
て各種信号をやり取りできるという効果がある。
【0088】また本発明によれば、インターフェースの
機能を削減することなく、使用する信号線の数を減らす
ことができるという効果がある。
機能を削減することなく、使用する信号線の数を減らす
ことができるという効果がある。
【0089】
【図1】本発明の実施の形態1のインターフェース回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図2】一般的な情報処理装置における種々のインター
フェースの接続を説明する図である。
フェースの接続を説明する図である。
【図3】本発明の実施の形態2のインターフェース回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図4】本発明の実施の形態3のインターフェース回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図5】本発明の実施の形態4のインターフェース回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図6】本実施の形態4におけるデータとアドレス信号
のデータ構成を説明する図である。
のデータ構成を説明する図である。
【図7】本発明の実施の形態4のインターフェース回路
のゲート制御回路の処理を示すフローチャートである。
のゲート制御回路の処理を示すフローチャートである。
【図8】本発明の実施の形態4のインターフェース回路
のゲート制御回路の処理を示すタイミングチャートであ
る。
のゲート制御回路の処理を示すタイミングチャートであ
る。
【図9】本発明の実施の形態4のインターフェース回路
における、アドレス空間識別回路(A)及び上位アドレ
スマスク回路(B)の構成を示すブロック図である。
における、アドレス空間識別回路(A)及び上位アドレ
スマスク回路(B)の構成を示すブロック図である。
【図10】本発明の実施の形態4のインターフェース回
路における、アドレス比較回路の構成を示すブロック図
である。
路における、アドレス比較回路の構成を示すブロック図
である。
【図11】本発明の実施の形態4のインターフェース回
路のゲート制御回路における上位アドレスが一致する場
合の処理を示すタイミングチャートである。
路のゲート制御回路における上位アドレスが一致する場
合の処理を示すタイミングチャートである。
【図12】本発明の実施の形態4のインターフェース回
路のゲート制御回路による書込み処理を示すタイミング
チャートである。
路のゲート制御回路による書込み処理を示すタイミング
チャートである。
【図13】上位アドレスが一致する時の下位アドレスの
更新(インクリメント)回路の構成を示すブロック図で
ある。
更新(インクリメント)回路の構成を示すブロック図で
ある。
【図14】図13の回路の動作を示すタイミングチャー
トである。
トである。
1 グラフィックコントローラ 2 トランスミッタ 3 レシーバ 6 高周波発振器 7 変調器(MOD) 8 復調器(DEM) 50 ホスト側の入出力部 60 周辺装置側の入出力部 509 ゲート制御回路
Claims (13)
- 【請求項1】 それぞれインターフェース信号を伝送す
る少なくとも1対の信号線を備える複数の伝送路と、 所定の信号を高周波信号により変調し、その変調信号を
前記複数の伝送路のいずれかの信号線に付与する変調手
段と、 前記変調手段により前記変調信号が重畳された信号線か
らの前記変調信号を取り出して復調する復調手段と、を
有することを特徴とするインターフェース制御装置。 - 【請求項2】 前記高周波信号の周波数は、前記伝送路
を伝播するインターフェース信号の周波数の数次高調波
成分よりも高い周波数であることを特徴とする請求項1
に記載のインターフェース制御装置。 - 【請求項3】 前記変調手段は更に、前記変調に使用す
る前記高周波信号を、前記複数の伝送路の内、前記変調
信号が重畳される伝送路の信号線以外の伝送路の信号線
に重畳し、前記復調手段は前記信号線から前記高周波信
号を取り出して前記変調信号の復調に使用することを特
徴とする請求項1に記載のインターフェース制御装置。 - 【請求項4】 所定の信号を高周波信号により変調する
変調工程と、 前記変調工程で変調された変調信号を、それぞれインタ
ーフェース信号を伝送する少なくとも1対の信号線を備
える複数の伝送路のいずれか一方の信号線に付与する工
程と、 前記変調工程で変調された変調信号が重畳された信号線
から前記変調信号を取り出して復調する復調工程と、を
有することを特徴とするインターフェース制御方法。 - 【請求項5】 前記変調工程は更に、前記変調に使用す
る前記高周波信号を、前記複数の伝送路の内、前記変調
信号が重畳される伝送路の信号線以外の伝送路の信号線
に重畳し、前記復調工程では前記信号線から前記高周波
信号を取り出して前記変調信号の復調に使用することを
特徴とする請求項4に記載のインターフェース制御方
法。 - 【請求項6】 ホストと周辺装置との間で複数の信号線
を介して信号をやり取りするインターフェース制御装置
であって、 前記ホストは、 アドレス信号をゲートするアドレスゲート手段と、 前記アドレス信号よりも少ないビット数のデータ信号の
伝送方向及び通過を制御するデータゲート手段とを有
し、 前記周辺装置は、 前記データ信号のバス幅に対応するバス幅の伝送バスを
介して前記ホストよりのアドレス信号を入力してゲート
するゲート手段と、 前記伝送バスからデータ信号を入力する入力ゲート手段
と、 前記伝送バスにデータ信号を出力する出力ゲート手段と
を有し、 発行されるアクセスコマンドに基づいて前記アドレスゲ
ート手段、データゲート手段、ゲート手段、入力ゲート
手段及び出力ゲート手段のそれぞれのゲート制御信号を
出力する制御手段と、を有することを特徴とするインタ
ーフェース制御装置。 - 【請求項7】 前記アドレスゲート手段及び前記ゲート
手段はいずれも上位アドレスをゲートする第1のゲート
手段と、下位アドレスをゲートする第2のゲート手段と
を有し、前記制御手段は、前記上位アドレスが同じであ
る時は下位アドレスのみを伝送するように制御すること
を特徴とする請求項6に記載のインターフェース制御装
置。 - 【請求項8】 前記ホストが小さなアドレス空間のアド
レスを出力する際は、前記下位アドレスのみが有効であ
ることを特徴とする請求項7に記載のインターフェース
制御装置。 - 【請求項9】 前記制御手段は更に、前記上位アドレス
が同じである時は、下位アドレス自動的に更新するアド
レス更新手段を有することを特徴とする請求項7に記載
のインターフェース制御装置。 - 【請求項10】 ホストと周辺装置との間で複数の信号
線を介して信号をやり取りするインターフェース制御方
法であって、 前記ホストより出力するアドレス信号をゲート回路によ
りゲートし、前記アドレス信号よりも少ないビット数の
データ信号の伝送方向及び通過を制御するデータゲート
とを通して入出力し、 前記周辺装置は、 前記データ信号のバス幅に対応するバス幅の伝送バスを
介して前記ホストよりのアドレス信号を入力してゲート
し、入出力ゲートを介して前記伝送バスとの間でデータ
のやり取りを行い、 発行されるメモリアクセスコマンドに基づいて前記ゲー
ト回路、データゲート、周辺装置のゲート、入出力ゲー
トのそれぞれのゲート制御信号を出力し、 前記伝送バスを介して前記データ信号及びアドレス信号
のやり取りを行うようにしたことを特徴とするインター
フェース制御方法。 - 【請求項11】 前記アドレス信号は、上位アドレスを
ゲートする第1のゲートと、下位アドレスをゲートする
第2のゲートとを介して伝送されることを特徴とする請
求項10に記載のインターフェース制御方法。 - 【請求項12】 I/Oアドレスを出力する際は、前記
下位アドレスのみが有効であることを特徴とする請求項
11に記載のインターフェース制御方法。 - 【請求項13】 更に、前記上位アドレスが同じである
時は、下位アドレス自動的に更新するアドレス更新工程
を有することを特徴とする請求項11に記載のインター
フェース制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9072063A JPH10268995A (ja) | 1997-03-25 | 1997-03-25 | インターフェース制御方法及びその装置 |
US09/041,791 US6487614B2 (en) | 1997-03-25 | 1998-03-13 | Interface control system for exchanging signals by superposing signals to an existed signal line using low voltage differential signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9072063A JPH10268995A (ja) | 1997-03-25 | 1997-03-25 | インターフェース制御方法及びその装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10268995A true JPH10268995A (ja) | 1998-10-09 |
Family
ID=13478572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9072063A Withdrawn JPH10268995A (ja) | 1997-03-25 | 1997-03-25 | インターフェース制御方法及びその装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6487614B2 (ja) |
JP (1) | JPH10268995A (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6321335B1 (en) | 1998-10-30 | 2001-11-20 | Acqis Technology, Inc. | Password protected modular computer method and device |
JP2000148650A (ja) * | 1998-11-09 | 2000-05-30 | Canon Inc | 複合機器の制御装置 |
US6643777B1 (en) | 1999-05-14 | 2003-11-04 | Acquis Technology, Inc. | Data security method and device for computer modules |
US6718415B1 (en) | 1999-05-14 | 2004-04-06 | Acqis Technology, Inc. | Computer system and method including console housing multiple computer modules having independent processing units, mass storage devices, and graphics controllers |
US7557790B2 (en) * | 2003-03-12 | 2009-07-07 | Samsung Electronics Co., Ltd. | Bus interface technology |
TW200737096A (en) * | 2006-03-29 | 2007-10-01 | Novatek Microelectronics Corp | Method and apparatus of transmitting data signals and control signals via LVDS interfaces |
KR101243245B1 (ko) | 2006-08-03 | 2013-03-14 | 삼성디스플레이 주식회사 | 신호입출력장치 및 이를 가지는 액정표시장치 |
GB0622408D0 (en) * | 2006-11-10 | 2006-12-20 | Ibm | Device and method for detection and processing of stalled data request |
FR2964233B1 (fr) * | 2010-08-24 | 2012-10-05 | Thales Sa | Systeme d'emission et de reception de signaux numeriques video pour liaisons de type "lvd" |
US11221980B2 (en) | 2019-10-31 | 2022-01-11 | Sigmasense, Llc. | Low voltage drive circuit operable to convey data via a bus |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5824060B2 (ja) * | 1979-06-08 | 1983-05-19 | 日本電信電話株式会社 | 音声帯域多重伝送方式 |
JPS60130235A (ja) * | 1983-12-16 | 1985-07-11 | Fujitsu Ltd | デ−タ・音声伝送装置 |
JPS6135642A (ja) * | 1984-07-27 | 1986-02-20 | Nissan Motor Co Ltd | ネツトワ−クシステム |
US4670888A (en) * | 1985-11-07 | 1987-06-02 | Agile Systems, Inc. | Frequency modulated modem transmitter |
JP2935307B2 (ja) * | 1992-02-20 | 1999-08-16 | 株式会社日立製作所 | ディスプレイ |
JPH05244094A (ja) * | 1992-02-26 | 1993-09-21 | Toshiba Corp | 光伝送装置 |
US5479447A (en) * | 1993-05-03 | 1995-12-26 | The Board Of Trustees Of The Leland Stanford, Junior University | Method and apparatus for adaptive, variable bandwidth, high-speed data transmission of a multicarrier signal over digital subscriber lines |
SE515490C2 (sv) * | 1993-12-03 | 2001-08-13 | Ericsson Telefon Ab L M | Signaleringssystem |
GB2297211B (en) * | 1995-01-20 | 1999-09-01 | Lsi Logic Corp | Differential signal receiver |
DE69618773T2 (de) * | 1995-03-16 | 2002-09-05 | Telecommunications Research Laboratories, Edmonton | Netzwerkverbindungen von rechnern durch mitbenutzung von sprach-telefonleitungen |
JP2677234B2 (ja) * | 1995-03-17 | 1997-11-17 | 日本電気株式会社 | 光変調装置 |
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US5742135A (en) * | 1996-06-28 | 1998-04-21 | Tandem Computers Incorporated | System for maintaining polarity synchronization during AMI data transfer |
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-
1997
- 1997-03-25 JP JP9072063A patent/JPH10268995A/ja not_active Withdrawn
-
1998
- 1998-03-13 US US09/041,791 patent/US6487614B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6487614B2 (en) | 2002-11-26 |
US20020026542A1 (en) | 2002-02-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |