JPH047739A - 命令実行時間制御方式 - Google Patents
命令実行時間制御方式Info
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- JPH047739A JPH047739A JP10868490A JP10868490A JPH047739A JP H047739 A JPH047739 A JP H047739A JP 10868490 A JP10868490 A JP 10868490A JP 10868490 A JP10868490 A JP 10868490A JP H047739 A JPH047739 A JP H047739A
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- microprocessor
- time
- instruction
- timer
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- 238000000034 method Methods 0.000 claims description 14
- 230000004044 response Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 3
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、コンピュータシステムにおけるマイクロプロ
セッサの命令実行時間を制御し、プログラムにより一定
の遅延時間を得る命令実行時間制御方式に関する。
セッサの命令実行時間を制御し、プログラムにより一定
の遅延時間を得る命令実行時間制御方式に関する。
（従来の技術）
第２図は、本発明の命令実行時間制御方式な実現する装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
図示の装置は、マイクロプロセッサ１と、ＲＯＭ２と、
メインメモリ３と、デイツプスイッチ４と、ディスクイ
ンタフェース５と、磁気ディスク６と、タイマ７と、ア
ドレスデコードウェイトコントロール部８と、割込みコ
ントローラ９等から成る。
メインメモリ３と、デイツプスイッチ４と、ディスクイ
ンタフェース５と、磁気ディスク６と、タイマ７と、ア
ドレスデコードウェイトコントロール部８と、割込みコ
ントローラ９等から成る。
マイクロプロセッサ１は、各種のデータ処理や制御を行
なう。
なう。
ＲＯＭ２は、リード・オンリ・メモリであり、システム
起動用プログラム等を格納している。
起動用プログラム等を格納している。
メインメモリ３は、ランダム・アクセス・メモリから成
り、マイクロプロセッサ１で実行されるプログラムや処
理結果等を格納する。
り、マイクロプロセッサ１で実行されるプログラムや処
理結果等を格納する。
デイツプスイッチ４は、システムの初期設定値を記憶し
たものである。このデイツプスイッチ４に記憶された初
期設定値は、初期状態において、マイクロプロセッサに
より読み取られる。
たものである。このデイツプスイッチ４に記憶された初
期設定値は、初期状態において、マイクロプロセッサに
より読み取られる。
ディスクインタフェース５は、バス１３を介して磁気デ
ィスクをデータバス１１及びアドレスバス１２に接続す
る。
ィスクをデータバス１１及びアドレスバス１２に接続す
る。
磁気ディスク６は、プログラムやデータを格納するもの
である。
である。
タイマ７は、一定時間経過後、あるいは一定時間間隔で
割込み信号２９を発生するものである。
割込み信号２９を発生するものである。
この割込み信号２９とディスクインタフェース５から発
生される割込み信号２８は、割込みコントローラ９に入
力される。
生される割込み信号２８は、割込みコントローラ９に入
力される。
割込みコントローラ９は、割込み信号２８．２９のいず
れかを入力したとき、割込み要求信号３０をマイクロプ
ロセッサ１に出力する。
れかを入力したとき、割込み要求信号３０をマイクロプ
ロセッサ１に出力する。
レジスタ３３は、電源電圧センサ３５から出力される電
圧値をＡ／Ｄコンバータ３４を介してディジタル値に変
換して格納する。
圧値をＡ／Ｄコンバータ３４を介してディジタル値に変
換して格納する。
アドレスデコードウェイトコントロール部８は、アドレ
スバス１２とアドレスストローブ信号２１をデコードし
、ＲＯＭ２、メインメモリ３、デイツプスイッチ４、デ
ィスクインタフェース５、タイマ７、レジスタ３３の各
ユニットのセレクト信号２３〜２７．３２を出力する。
スバス１２とアドレスストローブ信号２１をデコードし
、ＲＯＭ２、メインメモリ３、デイツプスイッチ４、デ
ィスクインタフェース５、タイマ７、レジスタ３３の各
ユニットのセレクト信号２３〜２７．３２を出力する。
また、各ユニットのデータ応答信号に応じてマイクロプ
ロセッサ１に対する応答信号２２を制御することにより
マイクロプロセッサ１のウェイト時間を制御する。
ロセッサ１に対する応答信号２２を制御することにより
マイクロプロセッサ１のウェイト時間を制御する。
ここで、マイクロプロセッサ１の動作について考えると
、ある処理を行なってから次の処理を行なうまでにある
一定時間以上の間隔が要求される場合がある。例えば、
ディスクインタフェース５に用いられる汎用のＳＣ３Ｉ
バスコントローラＬＳＩでは、ＳＣ３Ｉステータスレジ
スタのリードとコマンドレジスタのライトの間に最低７
μｓｅｃ必要であると規定されている。
、ある処理を行なってから次の処理を行なうまでにある
一定時間以上の間隔が要求される場合がある。例えば、
ディスクインタフェース５に用いられる汎用のＳＣ３Ｉ
バスコントローラＬＳＩでは、ＳＣ３Ｉステータスレジ
スタのリードとコマンドレジスタのライトの間に最低７
μｓｅｃ必要であると規定されている。
この７μｓｅｃ以上のウェイト時間を得る方法としてタ
イマ７を使用する方法が考えられるが、本システムでは
、このタイマはプログラムの実行時間を監視するウォッ
チドッグタイマとして使用しているため、他の用途には
使用することができない。
イマ７を使用する方法が考えられるが、本システムでは
、このタイマはプログラムの実行時間を監視するウォッ
チドッグタイマとして使用しているため、他の用途には
使用することができない。
タイマ７以外にもう１つ別のタイマを設けることは、ハ
ードウェア量及びコストの増加にっながるためできない
、そこで、従来はソフトウェアタイマと呼ばれる手法が
用いられてきた。これはマイクロプロセッサがプログラ
ムで単純ループを行なったり、ＮＯＰ （ノーオペレー
ション）命令を複数回実行する等して必要な時間を得る
方法である。マイクロプロセッサの命令実行時間は命令
毎に決まっているため、各命令の実行時間の総和を求め
ることでソフトウェアタイマのウェイト時間を求めるこ
とができる。
ードウェア量及びコストの増加にっながるためできない
、そこで、従来はソフトウェアタイマと呼ばれる手法が
用いられてきた。これはマイクロプロセッサがプログラ
ムで単純ループを行なったり、ＮＯＰ （ノーオペレー
ション）命令を複数回実行する等して必要な時間を得る
方法である。マイクロプロセッサの命令実行時間は命令
毎に決まっているため、各命令の実行時間の総和を求め
ることでソフトウェアタイマのウェイト時間を求めるこ
とができる。
（発明が解決しようとする課題）
しかしながら、上述した従来の技術には、次のような問
題があった。
題があった。
即ち、内部にキャッシュメモリを内蔵したり、バイブラ
イン処理を行なうマイクロプロセッサでは、命令実行時
間がキャッシュメモリやバイブラインにより変わってし
まう。このため、ソフトウェアタイマにより一定のウェ
イト時間を保証することができなかった。
イン処理を行なうマイクロプロセッサでは、命令実行時
間がキャッシュメモリやバイブラインにより変わってし
まう。このため、ソフトウェアタイマにより一定のウェ
イト時間を保証することができなかった。
本発明は以上の点に着目してなされたもので、キャッシ
ュメモリを内蔵したり、バイブライン制御を行なうマイ
クロプロセッサにおいても、ソフトウェアタイマによる
一定のウェイト時間を確実に保証することができる命令
実行時間制御方式を提供することを目的とするものであ
る。
ュメモリを内蔵したり、バイブライン制御を行なうマイ
クロプロセッサにおいても、ソフトウェアタイマによる
一定のウェイト時間を確実に保証することができる命令
実行時間制御方式を提供することを目的とするものであ
る。
（課題を解決するための手段）
本発明の命令実行時間制御方式は、マイクロプロセッサ
の動作クロックに関係しないウェイト時間が一定のレジ
スタをキャッシュメモリに取り込まない領域に定義し、
マイクロプロセッサで実行されるプログラムにより前記
レジスタを読み取るリード命令を実行してウェイト時間
を生じさせることにより、命令実行時間を制御するよう
にしたことを特徴とするものである。
の動作クロックに関係しないウェイト時間が一定のレジ
スタをキャッシュメモリに取り込まない領域に定義し、
マイクロプロセッサで実行されるプログラムにより前記
レジスタを読み取るリード命令を実行してウェイト時間
を生じさせることにより、命令実行時間を制御するよう
にしたことを特徴とするものである。
（作用）
本発明の命令実行時間制御方式においては、マイクロプ
ロセッサで実行されるプログラムにより所定の領域を読
み取るリード命令が実行された場合には、この領域はキ
ャッシュメモリに取り込まれず、マイクロプロセッサの
動作クロックにも関係しないので、そのリード命令に特
有の一定時間をウェイト時間として確保することができ
る。
ロセッサで実行されるプログラムにより所定の領域を読
み取るリード命令が実行された場合には、この領域はキ
ャッシュメモリに取り込まれず、マイクロプロセッサの
動作クロックにも関係しないので、そのリード命令に特
有の一定時間をウェイト時間として確保することができ
る。
（実施例）
第１図は、本発明の命令実行時間制御方式を実現する装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
図示の装置は、マイクロプロセッサ１と、ＲＯＭ２と、
メインメモリ３と、デイツプスイッチ４と、ディスクイ
ンタフェース５と、磁気ディスク６と、タイマ７と、ア
ドレスデコードウェイトコントロール部８と、割込みコ
ントローラ９等から成る。
メインメモリ３と、デイツプスイッチ４と、ディスクイ
ンタフェース５と、磁気ディスク６と、タイマ７と、ア
ドレスデコードウェイトコントロール部８と、割込みコ
ントローラ９等から成る。
マイクロプロセッサ１は、各種のデータ処理や制御を行
なう。
なう。
ＲＯＭ２は、リード・オンリ・メモリであり、システム
起動用プログラム等を格納している。
起動用プログラム等を格納している。
メインメモリ３は、ランダム・アクセス・メモリから成
り、マイクロプロセッサ１で実行されるプログラムや処
理結果等を格納する。
り、マイクロプロセッサ１で実行されるプログラムや処
理結果等を格納する。
デイツプスイッチ４は、システムの初期設定値を記憶し
たものである。このデイツプスイッチ４に記憶された初
期設定値は、初期状態において、マイクロプロセッサに
より読み取られる。
たものである。このデイツプスイッチ４に記憶された初
期設定値は、初期状態において、マイクロプロセッサに
より読み取られる。
ディスクインタフェース５は、バス１３を介して磁気デ
ィスクをデータバス１１及びアドレスバス１２に接続す
る。
ィスクをデータバス１１及びアドレスバス１２に接続す
る。
磁気ディスク６は、プログラムやデータを格納するもの
である。
である。
タイマ７は、一定時間経過後、あるいは一定時間間隔で
割込み信号２９を発生するものである。
割込み信号２９を発生するものである。
この割込み信号２９とディスクインタフェース５から発
生される割込み信号２８は、割込みコントローラ９に入
力される。
生される割込み信号２８は、割込みコントローラ９に入
力される。
割込みコントローラ９は、割込み信号２８．２９のいず
れかを入力したとき、割込み要求信号３０をマイクロプ
ロセッサｌに出力する。
れかを入力したとき、割込み要求信号３０をマイクロプ
ロセッサｌに出力する。
レジスタ３３は、電源電圧センサ３５から出力される電
圧値をＡ／Ｄコンバータ３４を介してディジタル値に変
換して格納する。
圧値をＡ／Ｄコンバータ３４を介してディジタル値に変
換して格納する。
アドレスデコードウェイトコントロール部８は、アドレ
スバス１２とアドレスストローブ信号２１をデコードし
、ＲＯＭ２、メインメモリ３、ディスクインタフェース
５、タイマ７、レジスタ３３の各ユニットのセレクト信
号２３〜２７．３２を出力する。また、各ユニットのデ
ータ応答信号に応じてマイクロプロセッサ１に対する応
答信号２２を制御することによりマイクロプロセッサ１
のウェイト時間を制御する。一方、このアドレスデコー
ドウェイトコントロール部８は、デイツプスイッチ４の
アクセスのときは、データ応答時間よりも大きくかつ命
令実行時間がソフトウェアタイマの基準として適当な値
となるように、ウェイト時間を制御する。
スバス１２とアドレスストローブ信号２１をデコードし
、ＲＯＭ２、メインメモリ３、ディスクインタフェース
５、タイマ７、レジスタ３３の各ユニットのセレクト信
号２３〜２７．３２を出力する。また、各ユニットのデ
ータ応答信号に応じてマイクロプロセッサ１に対する応
答信号２２を制御することによりマイクロプロセッサ１
のウェイト時間を制御する。一方、このアドレスデコー
ドウェイトコントロール部８は、デイツプスイッチ４の
アクセスのときは、データ応答時間よりも大きくかつ命
令実行時間がソフトウェアタイマの基準として適当な値
となるように、ウェイト時間を制御する。
ノアゲート１０は、ＲＯＭ２へのセレクト信号２３及び
メインメモリ３へのセレクト信号２４が入力される。こ
のノアゲート１０の出力信号３１は、マイクロプロセッ
サ１がＲＯＭ２又はメインメモリ３以外をアクセスした
ことを示す。マイクロプロセッサ１は、この出力信号３
１が入力されたときは、内部のキャッシュメモリ４０に
データを取り込まないようにする。これにより、デイツ
プスイッチ４、ディスクインタフェース５、タイマ７、
レジスタ３３から出力される値がマイクロプロセッサ１
の内部キャッシュメモリ４０に取り込まれることを防止
する。
メインメモリ３へのセレクト信号２４が入力される。こ
のノアゲート１０の出力信号３１は、マイクロプロセッ
サ１がＲＯＭ２又はメインメモリ３以外をアクセスした
ことを示す。マイクロプロセッサ１は、この出力信号３
１が入力されたときは、内部のキャッシュメモリ４０に
データを取り込まないようにする。これにより、デイツ
プスイッチ４、ディスクインタフェース５、タイマ７、
レジスタ３３から出力される値がマイクロプロセッサ１
の内部キャッシュメモリ４０に取り込まれることを防止
する。
次に、上述した装置において、デイツプスイッチ４がリ
ードされる場合の動作を説明する。
ードされる場合の動作を説明する。
第３図は第１図の装置の動作を説明するタイムチャート
である。
である。
マイクロプロセッサ１は、アドレスバス１２にデイツプ
スイッチ４を示すアドレスを出力し、アドレスストロー
ブ信号２１をオンする。すると、デイツプスイッチ４は
、あるデータ応答時間の後にデータバス１１にデータを
出力する。
スイッチ４を示すアドレスを出力し、アドレスストロー
ブ信号２１をオンする。すると、デイツプスイッチ４は
、あるデータ応答時間の後にデータバス１１にデータを
出力する。
アドレスデコードウェイトコントロール部８は、セレク
ト信号２５がオンされたことにより一定のウェイト時間
後に応答信号２２をオンにする。
ト信号２５がオンされたことにより一定のウェイト時間
後に応答信号２２をオンにする。
マイクロプロセッサ１は、応答信号２２がオンになると
、データバス１１上のデータを読み込む。このとき、Ｒ
ＯＭ２のセレクト信号２３及びメインメモリ３のセレク
ト信号２４は、ともにオフであるため、ノアゲート１ｏ
の出力信号３１はオフであり、データはマイクロプロセ
ッサ１の内部のキャッシュメモリ４０に取り込まれない
。
、データバス１１上のデータを読み込む。このとき、Ｒ
ＯＭ２のセレクト信号２３及びメインメモリ３のセレク
ト信号２４は、ともにオフであるため、ノアゲート１ｏ
の出力信号３１はオフであり、データはマイクロプロセ
ッサ１の内部のキャッシュメモリ４０に取り込まれない
。
その後、マイクロプロセッサ１は、アドレスストローブ
信号２１及びアドレスバス１２をオフにする。これによ
り、アドレスデコードウェイトコントロール部８は、セ
レクト信号２５及び応答信号２２をオフにする。すると
、デイツプスイッチ４は、データバス１１上のデータを
オフにする。
信号２１及びアドレスバス１２をオフにする。これによ
り、アドレスデコードウェイトコントロール部８は、セ
レクト信号２５及び応答信号２２をオフにする。すると
、デイツプスイッチ４は、データバス１１上のデータを
オフにする。
このように、マイクロプロセッサ１がアドレスストロー
ブ信号２１をオンにしてから、マイクロプロセッサ１に
対して応答信号２２をオンにするまでに一定のウェイト
時間を設けることにより、デイツプスイッチ４のリード
を行なう命令の実行時間の最小値を保証する−０従って
、マイクロプロセッサｌで実行されるプログラムにより
、デイツプスイッチ４のリード命令を複数回繰り返すこ
とによってソフトウェアタイマを実現できる。
ブ信号２１をオンにしてから、マイクロプロセッサ１に
対して応答信号２２をオンにするまでに一定のウェイト
時間を設けることにより、デイツプスイッチ４のリード
を行なう命令の実行時間の最小値を保証する−０従って
、マイクロプロセッサｌで実行されるプログラムにより
、デイツプスイッチ４のリード命令を複数回繰り返すこ
とによってソフトウェアタイマを実現できる。
尚、上述した実施例では、デイツプスイッチ４をリード
することにより、ウェイト時間をかせぐようにしたが、
これに限らず、レジスタ３３をリードすることにより、
ウェイト時間をかせぐようにしてもよい。即ち、レジス
タ３３は、電源電圧センサ３５により電源電圧を監視す
るものであるが、このレジスタ３３のデータもデイツプ
スイッチ４と同様にキャッシュメモリ４０に取り込まれ
るものでない。従って、マイクロプロセッサ１で実行さ
れるプログラムにより、レジスタ３３のリード命令を複
数回繰り返すことによってソフトウェアタイマを実現で
きる。
することにより、ウェイト時間をかせぐようにしたが、
これに限らず、レジスタ３３をリードすることにより、
ウェイト時間をかせぐようにしてもよい。即ち、レジス
タ３３は、電源電圧センサ３５により電源電圧を監視す
るものであるが、このレジスタ３３のデータもデイツプ
スイッチ４と同様にキャッシュメモリ４０に取り込まれ
るものでない。従って、マイクロプロセッサ１で実行さ
れるプログラムにより、レジスタ３３のリード命令を複
数回繰り返すことによってソフトウェアタイマを実現で
きる。
（発明の効果）
以上説明したように、本発明の命令実行時間制御方式に
よれば、キャッシュメモリに取り込まれないウェイト時
間が一定の領域を読み取るリード命令を実行してソフト
ウェアタイマを実現するようにしたので、次のような効
果がある。
よれば、キャッシュメモリに取り込まれないウェイト時
間が一定の領域を読み取るリード命令を実行してソフト
ウェアタイマを実現するようにしたので、次のような効
果がある。
即ち、ソフトウェアタイマとして用いられる命令の実行
時間の最小値を保証することができる。
時間の最小値を保証することができる。
従って、マイクロプロセッサの内・部にキャッシュメモ
リを持ち、パイプライン制御を行なうコンピュータシス
テムにも、ソフトウェアタイマを使用することができる
。、
リを持ち、パイプライン制御を行なうコンピュータシス
テムにも、ソフトウェアタイマを使用することができる
。、
第１図は本発明の命令実行時間制御方式を実現する装置
の構成を示すブロック図、第２図は従来の命令実行時間
制御方式を実現する装置の構成を示すブロック図、第３
図は第１図の装置の動作を説明するタイムチャートであ
る。 １・・・マイクロプロセッサ、２・・・ＲＯＭ。 ３・・・メインメモリ、４・・・デイツブスイ・ソチ、
５・・・ディスクインタフェース、 ６・・・磁気ディスク、７・・・タイマ、８・・・アド
レスデコードウェイトコントロール部、９・・・割込み
コントローラ、１０・・・ノアゲート。 ｕ”ｅ＋ｏ−閏＝
の構成を示すブロック図、第２図は従来の命令実行時間
制御方式を実現する装置の構成を示すブロック図、第３
図は第１図の装置の動作を説明するタイムチャートであ
る。 １・・・マイクロプロセッサ、２・・・ＲＯＭ。 ３・・・メインメモリ、４・・・デイツブスイ・ソチ、
５・・・ディスクインタフェース、 ６・・・磁気ディスク、７・・・タイマ、８・・・アド
レスデコードウェイトコントロール部、９・・・割込み
コントローラ、１０・・・ノアゲート。 ｕ”ｅ＋ｏ−閏＝
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサの動作クロックに関係しないウェイ
ト時間が一定のレジスタをキャッシュメモリに取り込ま
ない領域に定義し、 マイクロプロセッサで実行されるプログラムにより前記
レジスタを読み取るリード命令を実行してウェイト時間
を生じさせることにより、命令実行時間を制御するよう
にしたことを特徴とする命令実行時間制御方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10868490A JPH047739A (ja) | 1990-04-26 | 1990-04-26 | 命令実行時間制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10868490A JPH047739A (ja) | 1990-04-26 | 1990-04-26 | 命令実行時間制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047739A true JPH047739A (ja) | 1992-01-13 |
Family
ID=14491044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10868490A Pending JPH047739A (ja) | 1990-04-26 | 1990-04-26 | 命令実行時間制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6857509B1 (en) | 1998-12-23 | 2005-02-22 | Daimlerchrysler Ag | Braking unit |
-
1990
- 1990-04-26 JP JP10868490A patent/JPH047739A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6857509B1 (en) | 1998-12-23 | 2005-02-22 | Daimlerchrysler Ag | Braking unit |
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