JPH0474869B2 - - Google Patents
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- JPH0474869B2 JPH0474869B2 JP55060467A JP6046780A JPH0474869B2 JP H0474869 B2 JPH0474869 B2 JP H0474869B2 JP 55060467 A JP55060467 A JP 55060467A JP 6046780 A JP6046780 A JP 6046780A JP H0474869 B2 JPH0474869 B2 JP H0474869B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
モノリシツク集積回路は、数年間にわたつて整
合装置（matched device）を組込んできた。整
合装置技術の発展の過程で、幾つかの設計基準が
所定の業務となつている。例えば、半導体装置
は、温度に敏感であるので、集積回路の幾つかの
素子がかなりの電力を消費する場合、整合装置を
等温線上に配置することが望ましい。モノリシツ
ク回路を含む半導体チツプの対称軸に関し、大電
力を消費する１個又は複数の装置を対称的に配置
するか、同様にこの軸のまわりに対称的に整合さ
れるように素子を配置することが容易でしかも最
も効果的となる。このような方法は、半導体装置
のストレス（応力）感度より発生する他の不整合
源を取り除く場合に極めて有益である。モノリシ
ツク半導体素子は、半導体材料自身と正確に同一
の熱膨脹係数をもたない１個又は複数の材料を使
用して一般的に組立てられ、カプセルに封入され
る。従つて、半導体ダイ（die）のストレスは、
あらゆる点において等しくならない。しかし、整
合されることが望ましい素子を、等辺等角の形状
をもつ半導体素子の中心軸に対して対称的に配置
する場合、不均一ストレスによる電気特性の不整
合は最小になるであろう。 硬質はんだの共融結合（ボンド）によつて金属
支持素子上に半導体集積回路を取付けることは伝
統的なものとなつている。シリコンの熱膨脹係数
と良く整合する金属素子を選択することにより、
取付けプロセス後の冷却により発生するストレス
を最小にすることができる。これは、素子間のス
トレス差を最小にするが、より重要なことは、最
終装置への熱サイクルによるはんだ疲労を除くこ
とであろう。プラスチツクカプセルの使用は、ま
た、不均質ストレスを発生し、それによつて電気
的不整合を発生する。パラメータ不整合の変化
は、プラスチツクにカプセル封入された整合装置
に対して３倍まで大きくなることが見出されてい
る。 最近、熱的に整合した金属取付素子と、半導体
素子を取付けるのに使用される高価な硬質はんだ
との代案を考慮するに至つた。代替技術によりカ
プセルに封入された単一のモノリシツク集積回路
は、電気的整合装置を達成する試みと共通してい
る。半導体素子の幾何学的対称軸に関し望ましい
整合装置を配置するのみならず半導体の基本的な
結晶軸に関しこれらの装置の配向が重要であるこ
とが見出された。 シリコン半導体素子に対し２つの結晶配向
（orientation）が歴史的に支配的となつてきた。
単結晶半導体基板上で半導体のエピタキシヤル成
長を必要とする装置にとつて、この配向は、エピ
タキシヤル成長に有利であり、その装置は、自然
の劈開面に分離でき、また、半導体素子中金属接
触手段が不均質に浸透するという問題があまり存
在しないという両方の理由により、｛111｝結晶配
向が通常使用されている。他方、｛100｝配向は、
シリコンMOS装置に最も多く適用されている。
その理由は、この配向によつて得られる装置の電
気特性は確かに都合がよいからである。 しかしながら、使用される主要な配向であるに
もかかわらず、一般的に、好ましい面において装
置の結晶配向にあまり注意が払われていない。こ
の一般原則に対する１つの例外は、圧力トランス
デユーサの設計であり、それは、面内の異なる方
向に対して圧電抵抗係数の差を利用するブリツジ
構成、通常は｛100｝材料を使用する。この問題
に関係ある公表された理論的業績は、圧電抵抗係
数が｛111｝面において作られる装置の位置に不
変であることを示している。これらの解析に基づ
いて、｛111｝面に組み立てられる好ましい整合装
置としていかなる特定の結晶配向を選定すべきか
は結論づけられていない。 整合装置を形成するために、２つの主要な問題
が提起される。これらの第１は、電気的不整合の
範囲又は標準偏差が極めて大きいので、不整合が
所望範囲内に収まつている装置のみを選択し、ほ
とんど市場価値のない残りの装置を廃棄すること
不経済であるということである。それらのストレ
ス感度を最小にする結晶軸に沿つて装置を配向す
ることは、標準偏差を減少し、これにより歩溜ま
りの問題を解決する。整合装置の経済的実現性を
図るもう１つの方法（approach）は、半導体ウ
エハに望ましい整合素子を作り、不整合の程度を
決定するためにそれらを組立てカプセルに封入す
るに先だつて装置を徹底的に調べることである。
受入れられない装置には、印（マーク）を付け、
組立て工程に先だつて又はその最中に廃棄するこ
とができる。この方法は、組立ておよびカプセル
封入工程中に不整合が最小の変化を示す場合のみ
に有効である。 前述した第１の問題即ち電気的不整合の標準偏
差は、｛111｝面における装置の配向によつて実質
的に影響を受けないことがわかつた。即ち、その
範囲は、配向と本質的に無関係であり、従つて所
望の範囲内で整合する潜在的に達成可能な装置の
数という点で、いかなる結晶配向に対しても特別
の利点は存在しない。しかし、｛111｝面において
＜211＞軸のまわりに鏡面対称に配向された望ま
しい整合装置は、ウエハ状態での分布値を組立て
およびカプセル封入後に得られる分布値と比較し
た場合に、平均分布値において極めて減少した変
化を示すことが見出された。不整合の温度係数
も、また極めて減少した。その装置が熱的に不整
合の支持素子に取付けられる場合に、最適でない
配向を有する装置に対する平均分布値の変化は、
極めて増大される。リザルテイング・ダイ
（resulting die）の分離線の１つに平行な個々の
直線回路素子をレイアウトすることは半導体工業
において伝統的であつた。これらの分離線は、基
板が切断されるシリコン結晶上に形成される（１
１０）“面”に平行又は直交している。最適配向
の統計的に重要でないサンプル数を、シリコン集
積回路ダイス上で観察することは、本発明によれ
ば不利な配向を持つた他の多くの集積回路ダイス
の観察するという面より見れば障害となる。 発明の目的 本発明の目的とするところは、集積回路部品の
整合性ある配置を提供することであり、具体的に
は実質的に｛111｝面に配置されたデバイス（装
置）に対する最前の整合は、＜211＞方向のまわり
で対称配置にすることである。 発明の概要 本発明は、廉価なカプセルと共に、モノリシツ
ク集積回路の整合性ある半導体素子の組合せを含
む半導体装置である。集積回路の個々の部品の良
好な電気的整合は、半導体素子上の整合部品の所
定の配置及び配向によつて達成される。この整合
は、金属支持板上に半導体素子を取付け、引き続
いてアセブリをカプセル封入するアセンブリステ
ツプを介して達成される。具体的には実質的に
｛111｝面に配置されたデバイス（装置）に対する
最善の整合は＜211＞方向のまわりで対称配置に
よつて達成される。これは、後述する実験データ
から、適当な整合装置の歩溜まりによる最善の結
果は、＜211＞方向のまわりに適当な配向と弾力性
ある（compliant）ボンテイング媒体との組合せ
と使用することによつて達成されるものと結論さ
れる。 第１図は、本発明により方向を配向した装置を
示す多数の個別的集積回路を含む半導体基板を図
示したものである。第１図において、１００は
｛111｝面と実質的に一致する２つの主表面を有す
る半導体基板である。この上面において、ウエハ
１００は、引上げ成長プロセスによる半導体材料
を使用する結果、円板状の形をしている。形状は
任意でありいかなる結晶プロセスも使用できる。
即ち、そのウエハは、本発明により好ましい配向
の決定を容易にするようにその周辺部にオリエン
テーシヨン面を付加的に切削しておけばよい。一
般的に矩形状の素子１０は、個々の集積回路であ
る。集積回路１０の内部には、整合されることが
望ましい典型的な個々の素子対１と２，３と４，
５と６がある。この図示例において、例えば、領
域１〜６は、Ｎ形ウエハにおけるＰ形抵抗であ
る。装置１と２，３と４は、第１図に示されるよ
うな基板面において＜211＞方向に関し鏡面対称
を有するように構成される。前述したように、装
置は、また個々の集積回路素子１０の各々の幾何
学的対称軸に関し対称的にレイアウトされること
が望ましい。 第１図は単純な抵抗を示しているが、説明した
本発明は、あらゆる多数キヤリヤ装置に適用可能
である。例えば、素子１，２は、基板上における
＜211＞方向に関し鏡面対称性を有する各装置対
に対してゲート構造を有する接合型電界効果トラ
ンジスタ（以下「JFET」という。）とすること
が可能である。個々の集積回路１０は、製造後探
針による接触をなし、続いて周知技術であるワイ
ヤボンデイング等によつて永久接触を形成する金
属領域で拡張する。 第２図は、部分的組立て形式にてウエハ１００
に作られた半導体集積回路の一例を示す。素子３
０は、ダイ１０の取付け具を考慮した基板であ
り、従つて基板とその外部接続は、適宜に維持さ
れ、適切にカプセル封入される。基板３０は、例
えば、金属リードフレームであり、代りにセラミ
ツクのような他の硬い材料でもよい。素子３０
は、伝統的に、集積回路１０を作るのに使用され
た半導体の熱膨脹係数と同様な熱膨脹係数を有す
る材料で作られてきた。しかし、このような金属
は、高価になる傾向にあり、半導体との良好な熱
整合のない他の金属を使用することが望ましい。
ダイ１０は、例えば、硬質又は軟質のはんだ、あ
るいはエポキシ樹脂のような接着剤である中間物
２０によつて基板３０に取付られる。ダイ１０を
基板３０に取付け、必要な電気接続をなした後、
その装置は、例えば金属封入体を基板３０に溶接
するか、セラミツク封入体をセラミツク基板３０
にガラス封止するか又は装置のダイ１０，基板３
０の両者を機械的に保護し、それに達する汚染物
から保護するように作用するエポキシ樹脂（部分
的に切断して示す）のような適当な媒体４０によ
りダイ１０及び基板３０の両者を取り囲むことに
よつて装置は適切にカプセル封入される。第２図
に示す装置は、ストレスが等しくないほど装置
１，２の電気的不整合を発生するので、半導体ダ
イ１０にストレスを誘起する傾向にある。前述し
たように、ストレスは、半導体ダイ１０上に装置
１，２を対称的に配置し、半導体の熱膨脹係数と
同じ熱膨脹係数を有する基板３０を選定すること
によつて最小になされる。しかし、基板３０が半
導体と正確に整合しない場合、又は代りとして装
置が半導体ダイ１０と密接触するプラスチツク封
入される場合に、装置１，２に電気的不整合を発
生するストレスがダイ１０の上表面に誘起され
る。 装置１，２を実質的に｛111｝面において＜211
＞方向のまわりに鏡面対称を持つように配向する
ことによつて達成される改良点を説明するため
に、半導体ダイ上に作られるJFETに対するデー
タが、集積化増幅器を提供するための他の素子と
共に与えられる。２つの結晶方向及び多数の異な
る組立て技術に関する鏡面対称のデーータは、次
の如く与えられる。これらの方向は、第１図に示
される＜211＞方向及び基板面にあり前記＜211＞
方向と直交する＜110＞方向である。２つの装置
の整合の程度を測定するのに使用される電気パラ
メータは、集積回路増幅器を零にするために２装
置間に印加されなければならない電圧である入力
オフセツト（offset）電圧である。また、はオ
フセツト電圧、△Vioは組立て変化（assembly
shift）を示す。
合装置（matched device）を組込んできた。整
合装置技術の発展の過程で、幾つかの設計基準が
所定の業務となつている。例えば、半導体装置
は、温度に敏感であるので、集積回路の幾つかの
素子がかなりの電力を消費する場合、整合装置を
等温線上に配置することが望ましい。モノリシツ
ク回路を含む半導体チツプの対称軸に関し、大電
力を消費する１個又は複数の装置を対称的に配置
するか、同様にこの軸のまわりに対称的に整合さ
れるように素子を配置することが容易でしかも最
も効果的となる。このような方法は、半導体装置
のストレス（応力）感度より発生する他の不整合
源を取り除く場合に極めて有益である。モノリシ
ツク半導体素子は、半導体材料自身と正確に同一
の熱膨脹係数をもたない１個又は複数の材料を使
用して一般的に組立てられ、カプセルに封入され
る。従つて、半導体ダイ（die）のストレスは、
あらゆる点において等しくならない。しかし、整
合されることが望ましい素子を、等辺等角の形状
をもつ半導体素子の中心軸に対して対称的に配置
する場合、不均一ストレスによる電気特性の不整
合は最小になるであろう。 硬質はんだの共融結合（ボンド）によつて金属
支持素子上に半導体集積回路を取付けることは伝
統的なものとなつている。シリコンの熱膨脹係数
と良く整合する金属素子を選択することにより、
取付けプロセス後の冷却により発生するストレス
を最小にすることができる。これは、素子間のス
トレス差を最小にするが、より重要なことは、最
終装置への熱サイクルによるはんだ疲労を除くこ
とであろう。プラスチツクカプセルの使用は、ま
た、不均質ストレスを発生し、それによつて電気
的不整合を発生する。パラメータ不整合の変化
は、プラスチツクにカプセル封入された整合装置
に対して３倍まで大きくなることが見出されてい
る。 最近、熱的に整合した金属取付素子と、半導体
素子を取付けるのに使用される高価な硬質はんだ
との代案を考慮するに至つた。代替技術によりカ
プセルに封入された単一のモノリシツク集積回路
は、電気的整合装置を達成する試みと共通してい
る。半導体素子の幾何学的対称軸に関し望ましい
整合装置を配置するのみならず半導体の基本的な
結晶軸に関しこれらの装置の配向が重要であるこ
とが見出された。 シリコン半導体素子に対し２つの結晶配向
（orientation）が歴史的に支配的となつてきた。
単結晶半導体基板上で半導体のエピタキシヤル成
長を必要とする装置にとつて、この配向は、エピ
タキシヤル成長に有利であり、その装置は、自然
の劈開面に分離でき、また、半導体素子中金属接
触手段が不均質に浸透するという問題があまり存
在しないという両方の理由により、｛111｝結晶配
向が通常使用されている。他方、｛100｝配向は、
シリコンMOS装置に最も多く適用されている。
その理由は、この配向によつて得られる装置の電
気特性は確かに都合がよいからである。 しかしながら、使用される主要な配向であるに
もかかわらず、一般的に、好ましい面において装
置の結晶配向にあまり注意が払われていない。こ
の一般原則に対する１つの例外は、圧力トランス
デユーサの設計であり、それは、面内の異なる方
向に対して圧電抵抗係数の差を利用するブリツジ
構成、通常は｛100｝材料を使用する。この問題
に関係ある公表された理論的業績は、圧電抵抗係
数が｛111｝面において作られる装置の位置に不
変であることを示している。これらの解析に基づ
いて、｛111｝面に組み立てられる好ましい整合装
置としていかなる特定の結晶配向を選定すべきか
は結論づけられていない。 整合装置を形成するために、２つの主要な問題
が提起される。これらの第１は、電気的不整合の
範囲又は標準偏差が極めて大きいので、不整合が
所望範囲内に収まつている装置のみを選択し、ほ
とんど市場価値のない残りの装置を廃棄すること
不経済であるということである。それらのストレ
ス感度を最小にする結晶軸に沿つて装置を配向す
ることは、標準偏差を減少し、これにより歩溜ま
りの問題を解決する。整合装置の経済的実現性を
図るもう１つの方法（approach）は、半導体ウ
エハに望ましい整合素子を作り、不整合の程度を
決定するためにそれらを組立てカプセルに封入す
るに先だつて装置を徹底的に調べることである。
受入れられない装置には、印（マーク）を付け、
組立て工程に先だつて又はその最中に廃棄するこ
とができる。この方法は、組立ておよびカプセル
封入工程中に不整合が最小の変化を示す場合のみ
に有効である。 前述した第１の問題即ち電気的不整合の標準偏
差は、｛111｝面における装置の配向によつて実質
的に影響を受けないことがわかつた。即ち、その
範囲は、配向と本質的に無関係であり、従つて所
望の範囲内で整合する潜在的に達成可能な装置の
数という点で、いかなる結晶配向に対しても特別
の利点は存在しない。しかし、｛111｝面において
＜211＞軸のまわりに鏡面対称に配向された望ま
しい整合装置は、ウエハ状態での分布値を組立て
およびカプセル封入後に得られる分布値と比較し
た場合に、平均分布値において極めて減少した変
化を示すことが見出された。不整合の温度係数
も、また極めて減少した。その装置が熱的に不整
合の支持素子に取付けられる場合に、最適でない
配向を有する装置に対する平均分布値の変化は、
極めて増大される。リザルテイング・ダイ
（resulting die）の分離線の１つに平行な個々の
直線回路素子をレイアウトすることは半導体工業
において伝統的であつた。これらの分離線は、基
板が切断されるシリコン結晶上に形成される（１
１０）“面”に平行又は直交している。最適配向
の統計的に重要でないサンプル数を、シリコン集
積回路ダイス上で観察することは、本発明によれ
ば不利な配向を持つた他の多くの集積回路ダイス
の観察するという面より見れば障害となる。 発明の目的 本発明の目的とするところは、集積回路部品の
整合性ある配置を提供することであり、具体的に
は実質的に｛111｝面に配置されたデバイス（装
置）に対する最前の整合は、＜211＞方向のまわり
で対称配置にすることである。 発明の概要 本発明は、廉価なカプセルと共に、モノリシツ
ク集積回路の整合性ある半導体素子の組合せを含
む半導体装置である。集積回路の個々の部品の良
好な電気的整合は、半導体素子上の整合部品の所
定の配置及び配向によつて達成される。この整合
は、金属支持板上に半導体素子を取付け、引き続
いてアセブリをカプセル封入するアセンブリステ
ツプを介して達成される。具体的には実質的に
｛111｝面に配置されたデバイス（装置）に対する
最善の整合は＜211＞方向のまわりで対称配置に
よつて達成される。これは、後述する実験データ
から、適当な整合装置の歩溜まりによる最善の結
果は、＜211＞方向のまわりに適当な配向と弾力性
ある（compliant）ボンテイング媒体との組合せ
と使用することによつて達成されるものと結論さ
れる。 第１図は、本発明により方向を配向した装置を
示す多数の個別的集積回路を含む半導体基板を図
示したものである。第１図において、１００は
｛111｝面と実質的に一致する２つの主表面を有す
る半導体基板である。この上面において、ウエハ
１００は、引上げ成長プロセスによる半導体材料
を使用する結果、円板状の形をしている。形状は
任意でありいかなる結晶プロセスも使用できる。
即ち、そのウエハは、本発明により好ましい配向
の決定を容易にするようにその周辺部にオリエン
テーシヨン面を付加的に切削しておけばよい。一
般的に矩形状の素子１０は、個々の集積回路であ
る。集積回路１０の内部には、整合されることが
望ましい典型的な個々の素子対１と２，３と４，
５と６がある。この図示例において、例えば、領
域１〜６は、Ｎ形ウエハにおけるＰ形抵抗であ
る。装置１と２，３と４は、第１図に示されるよ
うな基板面において＜211＞方向に関し鏡面対称
を有するように構成される。前述したように、装
置は、また個々の集積回路素子１０の各々の幾何
学的対称軸に関し対称的にレイアウトされること
が望ましい。 第１図は単純な抵抗を示しているが、説明した
本発明は、あらゆる多数キヤリヤ装置に適用可能
である。例えば、素子１，２は、基板上における
＜211＞方向に関し鏡面対称性を有する各装置対
に対してゲート構造を有する接合型電界効果トラ
ンジスタ（以下「JFET」という。）とすること
が可能である。個々の集積回路１０は、製造後探
針による接触をなし、続いて周知技術であるワイ
ヤボンデイング等によつて永久接触を形成する金
属領域で拡張する。 第２図は、部分的組立て形式にてウエハ１００
に作られた半導体集積回路の一例を示す。素子３
０は、ダイ１０の取付け具を考慮した基板であ
り、従つて基板とその外部接続は、適宜に維持さ
れ、適切にカプセル封入される。基板３０は、例
えば、金属リードフレームであり、代りにセラミ
ツクのような他の硬い材料でもよい。素子３０
は、伝統的に、集積回路１０を作るのに使用され
た半導体の熱膨脹係数と同様な熱膨脹係数を有す
る材料で作られてきた。しかし、このような金属
は、高価になる傾向にあり、半導体との良好な熱
整合のない他の金属を使用することが望ましい。
ダイ１０は、例えば、硬質又は軟質のはんだ、あ
るいはエポキシ樹脂のような接着剤である中間物
２０によつて基板３０に取付られる。ダイ１０を
基板３０に取付け、必要な電気接続をなした後、
その装置は、例えば金属封入体を基板３０に溶接
するか、セラミツク封入体をセラミツク基板３０
にガラス封止するか又は装置のダイ１０，基板３
０の両者を機械的に保護し、それに達する汚染物
から保護するように作用するエポキシ樹脂（部分
的に切断して示す）のような適当な媒体４０によ
りダイ１０及び基板３０の両者を取り囲むことに
よつて装置は適切にカプセル封入される。第２図
に示す装置は、ストレスが等しくないほど装置
１，２の電気的不整合を発生するので、半導体ダ
イ１０にストレスを誘起する傾向にある。前述し
たように、ストレスは、半導体ダイ１０上に装置
１，２を対称的に配置し、半導体の熱膨脹係数と
同じ熱膨脹係数を有する基板３０を選定すること
によつて最小になされる。しかし、基板３０が半
導体と正確に整合しない場合、又は代りとして装
置が半導体ダイ１０と密接触するプラスチツク封
入される場合に、装置１，２に電気的不整合を発
生するストレスがダイ１０の上表面に誘起され
る。 装置１，２を実質的に｛111｝面において＜211
＞方向のまわりに鏡面対称を持つように配向する
ことによつて達成される改良点を説明するため
に、半導体ダイ上に作られるJFETに対するデー
タが、集積化増幅器を提供するための他の素子と
共に与えられる。２つの結晶方向及び多数の異な
る組立て技術に関する鏡面対称のデーータは、次
の如く与えられる。これらの方向は、第１図に示
される＜211＞方向及び基板面にあり前記＜211＞
方向と直交する＜110＞方向である。２つの装置
の整合の程度を測定するのに使用される電気パラ
メータは、集積回路増幅器を零にするために２装
置間に印加されなければならない電圧である入力
オフセツト（offset）電圧である。また、はオ
フセツト電圧、△Vioは組立て変化（assembly
shift）を示す。
【表】
表１は、＜110＞方向のまわりに対称配置された
整合装置に対し異なる組立て技術を適用した結果
を示す。比較的良好な結果は、集積回路ダイの取
付けに対し共融ダイボンドを使用するコバールカ
ン（Kovar−can）により達成される。合金42
は、プラスチツクカプセルに適するリードフレー
ムを作るのに使用される熱的に整合した金属であ
る。この組立て方法は、コバールカン方法に比較
して極めて悪い結果をもたらすことが理解され
る。プラスチツク自身がシリコンダイに対して熱
的に良好な整合をしないから、増大する不整合
は、主として装置のプラスチツクカプセルによる
ことは明らかである。セラミツク基板は、コバー
ルカン又はプラスチツクにおいて共融ボンデイン
グにより得られる結果と中間の結果を示す。全て
の共融ボンド装置に対して組織的な負変化がみら
れる。もし、シリコンダイがワツクスによりコバ
ールカンに取付けられる場合、それは極めて弾力
性ある（compliant）方法ではあるが、優れた結
果が得られる。しかし、ワツクスは、高温組立て
の使用に対して余り適当でなく、ダイとの直接電
気接続するのを妨げる。
整合装置に対し異なる組立て技術を適用した結果
を示す。比較的良好な結果は、集積回路ダイの取
付けに対し共融ダイボンドを使用するコバールカ
ン（Kovar−can）により達成される。合金42
は、プラスチツクカプセルに適するリードフレー
ムを作るのに使用される熱的に整合した金属であ
る。この組立て方法は、コバールカン方法に比較
して極めて悪い結果をもたらすことが理解され
る。プラスチツク自身がシリコンダイに対して熱
的に良好な整合をしないから、増大する不整合
は、主として装置のプラスチツクカプセルによる
ことは明らかである。セラミツク基板は、コバー
ルカン又はプラスチツクにおいて共融ボンデイン
グにより得られる結果と中間の結果を示す。全て
の共融ボンド装置に対して組織的な負変化がみら
れる。もし、シリコンダイがワツクスによりコバ
ールカンに取付けられる場合、それは極めて弾力
性ある（compliant）方法ではあるが、優れた結
果が得られる。しかし、ワツクスは、高温組立て
の使用に対して余り適当でなく、ダイとの直接電
気接続するのを妨げる。
【表】
組立てによるオフセツト電圧の変化の効果を説
明するため、多数の集積回路ダイがウエハ上で検
査され、それらの個々のオフセツト電圧が記録さ
れた。同一の装置が、２つの異なる組み立てプロ
セスを介して組立て後に検査され、その結果は表
２に示される。コバールカンと同様に、表１にお
ける共融ボンド装置に対して示すような値、それ
は比較的小さいオフセツト電圧の値であるが、
組立て前とその直後とにおいて得られる。σパラ
メータにより示されるような分布範囲は、また、
組立てにより顕著に影響はされない。しかし、
は、組立ての間大きな負の変化を示すことがわか
る。即ち、これは、オフセツト電圧△Vioの変化
を与える第３データ組により示される。即ち、共
融ダイボンドを使用して約４ミリボルトの変化は
組立て中に発生し、幾分減少した変化は、より弾
力性あるエポキシダイボンドを使用する組立てに
対してみられる。
明するため、多数の集積回路ダイがウエハ上で検
査され、それらの個々のオフセツト電圧が記録さ
れた。同一の装置が、２つの異なる組み立てプロ
セスを介して組立て後に検査され、その結果は表
２に示される。コバールカンと同様に、表１にお
ける共融ボンド装置に対して示すような値、それ
は比較的小さいオフセツト電圧の値であるが、
組立て前とその直後とにおいて得られる。σパラ
メータにより示されるような分布範囲は、また、
組立てにより顕著に影響はされない。しかし、
は、組立ての間大きな負の変化を示すことがわか
る。即ち、これは、オフセツト電圧△Vioの変化
を与える第３データ組により示される。即ち、共
融ダイボンドを使用して約４ミリボルトの変化は
組立て中に発生し、幾分減少した変化は、より弾
力性あるエポキシダイボンドを使用する組立てに
対してみられる。
【表】
表３は、｛111｝面内で整合装置の２つの異なる
配向に対して表２と同様なデータを提供し、それ
は３つの組立て方法と比較している。コバールカ
ンの２つの異なる配向を比較すると、＜110＞配向
と比較した場合に、＜211＞配向のまわりに対称に
配置された装置に対して極めて減少した組立て変
化（△Vio）が存在することがわかる。この減少
した組立て変化は、不整合のカツパーリードフレ
ーム（Copper lead frame）に結合され、プラス
チツクカプセルに封入された装置の他にプラスチ
ツクカプセルに封入されたアロイ４２の方法を使
用した＜211＞装置に対しても得られる。表１に
おいてワツクスのない最善の組立て方法と比較す
ると、もし＜211＞配向が使用される場合には、
Ｘの適切な値が廉価なボンデイング方法を使用し
て達成される。プラスチツクカプセルに封入され
たJFETに対する結果、典型的には表１に与えら
れている＜110＞配向のプラスチツクにカプセル
封入された装置に対するエポキシダイボンドと同
等の7mV Vio変化を示すデータと比較した場合
に特に印象的である。組立てを通して得られる減
少した変化は、半導体回路及びウエハ上での検査
を可能にし、その結果入力オフセツト電圧の適切
な値を有するダイのみが組立てに使用される。集
積回路装置の価格は、ウエハ形状にて作られたダ
イの価格と比較して組立てにより極めて増大する
ので、廉価なカプセルに封止された装置を作るた
め前述の予備選択技術を使用することは可能であ
る。
配向に対して表２と同様なデータを提供し、それ
は３つの組立て方法と比較している。コバールカ
ンの２つの異なる配向を比較すると、＜110＞配向
と比較した場合に、＜211＞配向のまわりに対称に
配置された装置に対して極めて減少した組立て変
化（△Vio）が存在することがわかる。この減少
した組立て変化は、不整合のカツパーリードフレ
ーム（Copper lead frame）に結合され、プラス
チツクカプセルに封入された装置の他にプラスチ
ツクカプセルに封入されたアロイ４２の方法を使
用した＜211＞装置に対しても得られる。表１に
おいてワツクスのない最善の組立て方法と比較す
ると、もし＜211＞配向が使用される場合には、
Ｘの適切な値が廉価なボンデイング方法を使用し
て達成される。プラスチツクカプセルに封入され
たJFETに対する結果、典型的には表１に与えら
れている＜110＞配向のプラスチツクにカプセル
封入された装置に対するエポキシダイボンドと同
等の7mV Vio変化を示すデータと比較した場合
に特に印象的である。組立てを通して得られる減
少した変化は、半導体回路及びウエハ上での検査
を可能にし、その結果入力オフセツト電圧の適切
な値を有するダイのみが組立てに使用される。集
積回路装置の価格は、ウエハ形状にて作られたダ
イの価格と比較して組立てにより極めて増大する
ので、廉価なカプセルに封止された装置を作るた
め前述の予備選択技術を使用することは可能であ
る。
【表】
表４は、整合装置のもう１つの重要な特性であ
る入力オフセツト電圧の温度係数のデータを示
す。この場合のコバールカンおいて同一の組立て
方法に対して、温度係数は、＜211＞配向を使用す
ると顕著に減少し、前述したように、その範囲
（σデータに示す如く）は、余り影響を受けない。
これらのデータから、適当な整合装置の歩溜まり
による最善の結果は、＜211＞方向のまわりに適当
な配向と弾力性あるボンデイング媒体との組合せ
を使用することによつて達成されるものと結論で
きる。限定された目的に対して、弾力性あるボン
デイング媒体とは、半導体ダイをその支持基板に
取り付けるのに通常使用される代表的な共融はん
だよりも実質的に小さい剛性を有する。このよう
に、適切な配向と弾力性あるボンデイングを使用
することにより、集積回路の製造に際して、シリ
コンと実質的に異なる熱膨脹係数を有する銅のよ
うなプラスチツクでカプセル封入されたリードフ
レームの使用が可能になる。前述した実験におい
て、使用された弾力性ある媒体は、２成分である
銀を混入したエポキシであるアミコンCT4042で
ある。しかし、ワツクス・ダイ・ボンド・ユニツ
トに対するデータは、広範囲の材料が使用できる
ことを示している。同様に、銅以外の廉価な材料
は、その材料が、たとえシリコンと実質的に異な
る熱膨脹係数を有しているとしても集積回路ダイ
用の支持手段に使用することができる。
る入力オフセツト電圧の温度係数のデータを示
す。この場合のコバールカンおいて同一の組立て
方法に対して、温度係数は、＜211＞配向を使用す
ると顕著に減少し、前述したように、その範囲
（σデータに示す如く）は、余り影響を受けない。
これらのデータから、適当な整合装置の歩溜まり
による最善の結果は、＜211＞方向のまわりに適当
な配向と弾力性あるボンデイング媒体との組合せ
を使用することによつて達成されるものと結論で
きる。限定された目的に対して、弾力性あるボン
デイング媒体とは、半導体ダイをその支持基板に
取り付けるのに通常使用される代表的な共融はん
だよりも実質的に小さい剛性を有する。このよう
に、適切な配向と弾力性あるボンデイングを使用
することにより、集積回路の製造に際して、シリ
コンと実質的に異なる熱膨脹係数を有する銅のよ
うなプラスチツクでカプセル封入されたリードフ
レームの使用が可能になる。前述した実験におい
て、使用された弾力性ある媒体は、２成分である
銀を混入したエポキシであるアミコンCT4042で
ある。しかし、ワツクス・ダイ・ボンド・ユニツ
トに対するデータは、広範囲の材料が使用できる
ことを示している。同様に、銅以外の廉価な材料
は、その材料が、たとえシリコンと実質的に異な
る熱膨脹係数を有しているとしても集積回路ダイ
用の支持手段に使用することができる。
第１図は、半導体ウエハに関し望ましい整合装
置の好ましい配向を表示したものである。第２図
は、半導体チツプとその上にある取付け器具に対
して望ましい配向装置，金属取付け部品を具える
部分的に組立てられた半導体装置である。
置の好ましい配向を表示したものである。第２図
は、半導体チツプとその上にある取付け器具に対
して望ましい配向装置，金属取付け部品を具える
部分的に組立てられた半導体装置である。
Claims (1)
- 【特許請求の範囲】 １ 実質的に｛111｝面と平行な第１、第２主表
面を有するシリコン・ダイと、少なくとも２個の
多数キヤリヤ装置とを具え、 前記装置は、前記実質的に｛111｝面の＜211＞
方向のまわりで鏡面対称性を有し、かつ前記ダイ
に対する支持基板、前記ダイを支持基板に取付け
るための弾力性のある取付手段を具備し、それに
より、前記装置相互間の特性の近似的な整合は、
製造、処理、試験及び使用に関連した熱機械的応
力にかかわらず保全されることを特徴とするモノ
リシツク半導体素子。 ２ 前記取付手段はエポキシから成る前記特許請
求の範囲第１項記載のモノリシツク半導体素子。 ３ 前記支持基板は、シリコンと実質的に異なる
熱膨張係数を有する金属から成る前記特許請求の
範囲第１項記載のモノリシツク半導体素子。 ４ 前記ダイ，前記弾力性ある取付手段及び前記
基板の結合体は、プラスチツクカプセルにより実
質的に取り囲まれる前記特許請求の範囲第１項記
載のモノリシツク半導体素子。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/036,725 US4268848A (en) | 1979-05-07 | 1979-05-07 | Preferred device orientation on integrated circuits for better matching under mechanical stress |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55156332A JPS55156332A (en) | 1980-12-05 |
| JPH0474869B2 true JPH0474869B2 (ja) | 1992-11-27 |
Family
ID=21890270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6046780A Granted JPS55156332A (en) | 1979-05-07 | 1980-05-06 | Matching semiconductor device compatible with inexpensive capsule |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4268848A (ja) |
| JP (1) | JPS55156332A (ja) |
| DE (1) | DE3017502C2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688350A (en) * | 1979-12-19 | 1981-07-17 | Toshiba Corp | Semiconductor device |
| JPS60253269A (ja) * | 1984-05-29 | 1985-12-13 | Meidensha Electric Mfg Co Ltd | ゲ−トタ−ンオフサイリスタ |
| US4777517A (en) * | 1984-11-29 | 1988-10-11 | Fujitsu Limited | Compound semiconductor integrated circuit device |
| JPS6292361A (ja) * | 1985-10-17 | 1987-04-27 | Toshiba Corp | 相補型半導体装置 |
| US4713680A (en) * | 1986-06-30 | 1987-12-15 | Motorola, Inc. | Series resistive network |
| US4884124A (en) * | 1986-08-19 | 1989-11-28 | Mitsubishi Denki Kabushiki Kaisha | Resin-encapsulated semiconductor device |
| JP2560716B2 (ja) * | 1987-03-25 | 1996-12-04 | 株式会社日本自動車部品総合研究所 | 半導体素子及びその製造方法 |
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| US3977071A (en) * | 1969-09-29 | 1976-08-31 | Texas Instruments Incorporated | High depth-to-width ratio etching process for monocrystalline germanium semiconductor materials |
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-
1979
- 1979-05-07 US US06/036,725 patent/US4268848A/en not_active Expired - Lifetime
-
1980
- 1980-05-06 JP JP6046780A patent/JPS55156332A/ja active Granted
- 1980-05-07 DE DE3017502A patent/DE3017502C2/de not_active Expired
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| US4268848A (en) | 1981-05-19 |
| DE3017502C2 (de) | 1987-02-19 |
| DE3017502A1 (de) | 1980-11-13 |
| JPS55156332A (en) | 1980-12-05 |
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