JP2529799B2 - シリコン半導体素子を接合するための方法 - Google Patents
シリコン半導体素子を接合するための方法Info
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- JP2529799B2 JP2529799B2 JP4032043A JP3204392A JP2529799B2 JP 2529799 B2 JP2529799 B2 JP 2529799B2 JP 4032043 A JP4032043 A JP 4032043A JP 3204392 A JP3204392 A JP 3204392A JP 2529799 B2 JP2529799 B2 JP 2529799B2
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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- H01—ELECTRIC ELEMENTS
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- Pressure Welding/Diffusion-Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、それぞれ表面と裏面を
備えた、二つ或いは多数のシリコン半導体素子を平面的
に熱の作用の下で接合するための方法に関する。
備えた、二つ或いは多数のシリコン半導体素子を平面的
に熱の作用の下で接合するための方法に関する。
【０００２】
【従来の技術】半導体チップのようなシリコン部材を接
合するため、これらのシリコン部材をキャリヤー部材
（基体）と接着により接合することが知られている。し
かし、この方法にあっては、接着剤およびシリコンの材
料特性が異なることから例えば熱メカニズムによるスト
レス現象の誘発のような一連の問題が生起する。
合するため、これらのシリコン部材をキャリヤー部材
（基体）と接着により接合することが知られている。し
かし、この方法にあっては、接着剤およびシリコンの材
料特性が異なることから例えば熱メカニズムによるスト
レス現象の誘発のような一連の問題が生起する。
【０００３】このような問題に対処するため、構造素
子、特にシリコンを有する半導体構造素子をチップ或い
は他のキャリヤーと合体し、いわゆる『バーン・イン−
テスト』における人工的な熱老化作用の下に置くことが
試みられて来た。その際人工的に誘起された熱メカニス
ムによるストレス現象に耐え得ない素子、チップ等は屑
ものとして除かれる。
子、特にシリコンを有する半導体構造素子をチップ或い
は他のキャリヤーと合体し、いわゆる『バーン・イン−
テスト』における人工的な熱老化作用の下に置くことが
試みられて来た。その際人工的に誘起された熱メカニス
ムによるストレス現象に耐え得ない素子、チップ等は屑
ものとして除かれる。
【０００４】更に公知の接着方法における欠点は、接合
継ぎ目がそれらの厚みの点で比較的大きな公差を伴うこ
とである。この理由から接着方法はエレクトロニック
ス、マイクロエレクトロニックス、マイクロメカニック
等の領域におけるウエハの平面的な接合には適していな
い。
継ぎ目がそれらの厚みの点で比較的大きな公差を伴うこ
とである。この理由から接着方法はエレクトロニック
ス、マイクロエレクトロニックス、マイクロメカニック
等の領域におけるウエハの平面的な接合には適していな
い。
【０００５】半導体素子の他の公知の接合方法は例えば
ウエハ直接ボンデイング、陽極ボンデイングおよび熱圧
着ボンデイングである。
ウエハ直接ボンデイング、陽極ボンデイングおよび熱圧
着ボンデイングである。
【０００６】ウエハ直接ボンデイングにあっては１００
０℃の範囲の極めて高い温度を必要とし、従ってこの方
法はウエハの接合がプロセス開始時に行われる処理への
適用に限られる。
０℃の範囲の極めて高い温度を必要とし、従ってこの方
法はウエハの接合がプロセス開始時に行われる処理への
適用に限られる。
【０００７】陽極ボンデイングにあては、接合パートナ
ーとしてガラスが必要であり、従ってこの方法にあって
も同様に材料適合性およびプロセス適合性の点で限界が
ある。更にこの方法は比較的長いプロセス時間を必要と
して、従って大量生産の点でコストが高くつく。
ーとしてガラスが必要であり、従ってこの方法にあって
も同様に材料適合性およびプロセス適合性の点で限界が
ある。更にこの方法は比較的長いプロセス時間を必要と
して、従って大量生産の点でコストが高くつく。
【０００８】熱圧着ボンデイングにあっては接合キャリ
ヤーとして貴金属を使用しなければならない。貴金属の
使用に伴い付加的に、通常のシリコン−半導体素子にと
って妨げとなり、素子の信頼性もしくは長時間安定性に
否定的な影響を与える或いは重金属イオンに敏感な構造
素子の使用を妨げる材料が入込んでしまう。
ヤーとして貴金属を使用しなければならない。貴金属の
使用に伴い付加的に、通常のシリコン−半導体素子にと
って妨げとなり、素子の信頼性もしくは長時間安定性に
否定的な影響を与える或いは重金属イオンに敏感な構造
素子の使用を妨げる材料が入込んでしまう。
【０００９】更に、米国特許第４，４１１，０６０号公
報から、誘電的に絶縁された、基板として使用されるシ
リコン半導体素子を接合するための方法が知られてい
る。この公報は、第一の半導体素子が電気的に積層され
た表面を有しており、この表面は熱の導入の下に金属の
中間層を介して第二のシリコン半導体素子と接合されて
いることが開示されている。この工程に引き続いて行わ
れる『温度−勾配−ゾーン溶融』−工程（Ｔｅｍｐｅｒ
ａｔｕｒｅ−Ｇｒａｄｉｅｎｔ−Ｚｏｎｅｍｅｌｔｉｎ
ｇ）は金属層のシリコン半導体素子内への移植を促す。
この公知の方法により、基板として使用されるシリコン
半導体板の歪曲或いは歪みによる機械的な応力が回避さ
れる。しかし、このような方法の欠点は工程が多岐に渡
り、従って製造経費が増大することである。
報から、誘電的に絶縁された、基板として使用されるシ
リコン半導体素子を接合するための方法が知られてい
る。この公報は、第一の半導体素子が電気的に積層され
た表面を有しており、この表面は熱の導入の下に金属の
中間層を介して第二のシリコン半導体素子と接合されて
いることが開示されている。この工程に引き続いて行わ
れる『温度−勾配−ゾーン溶融』−工程（Ｔｅｍｐｅｒ
ａｔｕｒｅ−Ｇｒａｄｉｅｎｔ−Ｚｏｎｅｍｅｌｔｉｎ
ｇ）は金属層のシリコン半導体素子内への移植を促す。
この公知の方法により、基板として使用されるシリコン
半導体板の歪曲或いは歪みによる機械的な応力が回避さ
れる。しかし、このような方法の欠点は工程が多岐に渡
り、従って製造経費が増大することである。
【００１０】
【発明が解決しようとする課題】本発明の根底をなす課
題は、 −小額の出費で大量生産を可能にし、 −汎用性がありかつ使用するシリコン部材の種類によっ
て制限を受けない、 −シリコン半導体素子を阻害したり或いは不都合な作用
を及ぼす材料を使用することのない、かつ −熱メカニスムによるストレスを伴わない接合を可能に
する、冒頭に記載して様式の方法を提供することであ
る。この課題は特許請求の範囲の請求項１の特徴部に記
載した特徴を有する方法によって解決される。本発明の
他の有利な構成は特許請求の範囲の請求項２から４に記
載した。
題は、 −小額の出費で大量生産を可能にし、 −汎用性がありかつ使用するシリコン部材の種類によっ
て制限を受けない、 −シリコン半導体素子を阻害したり或いは不都合な作用
を及ぼす材料を使用することのない、かつ −熱メカニスムによるストレスを伴わない接合を可能に
する、冒頭に記載して様式の方法を提供することであ
る。この課題は特許請求の範囲の請求項１の特徴部に記
載した特徴を有する方法によって解決される。本発明の
他の有利な構成は特許請求の範囲の請求項２から４に記
載した。
【００１１】以下に添付した図面に図示した実施例につ
き本発明を詳しく説明する。
き本発明を詳しく説明する。
【００１２】
【実施例】図１にシリコンウエハを図示した。このシリ
コンウエハ１の表面上に真空中でアルミニウム薄層２
が、次いでこの薄層の上にシリコン或いはゲルマニウム
薄層３が形成されている。この場合アルミニウムとシリ
コン或いはゲルマニウムよ成る層の全厚みは１０μｍ以
下、特に５μｍである。図２には互いに上下に重ねられ
て形成された層２と３を介して、互いに表面が向き合う
ように重ねられた上記のような二つのシリコンウエハ１
が示されている。ここでこのシリコンウエハ１に圧着プ
レス力を作用させ、加熱すると、−この実施形ではゲル
マニウムから成る−層３はアルミニウム２に対する境界
面で拡散工程により合金を形成する。この合金は時間が
経つにつれかつアルミニウム２とゲルマニウム３の層厚
みを適当に選択した際アルミニウムとゲルマニウムの共
晶体に成長する。この状態を図３に示した。この図にお
いて両シリコンウエハ１はアルミニウム−ゲルマニウム
共晶体４を介して接合されている。この際、アルミニウ
ム−ゲルマニウム共晶体４の特別な場合、４５０℃以下
の温度範囲の温度が必要であり、これによってシリコン
ウエハ１内に標準半導体−素子５を封入することが可能
となり、しかもこの標準半導体−素子はこの方法によっ
て少しも影響をこおむらない。
コンウエハ１の表面上に真空中でアルミニウム薄層２
が、次いでこの薄層の上にシリコン或いはゲルマニウム
薄層３が形成されている。この場合アルミニウムとシリ
コン或いはゲルマニウムよ成る層の全厚みは１０μｍ以
下、特に５μｍである。図２には互いに上下に重ねられ
て形成された層２と３を介して、互いに表面が向き合う
ように重ねられた上記のような二つのシリコンウエハ１
が示されている。ここでこのシリコンウエハ１に圧着プ
レス力を作用させ、加熱すると、−この実施形ではゲル
マニウムから成る−層３はアルミニウム２に対する境界
面で拡散工程により合金を形成する。この合金は時間が
経つにつれかつアルミニウム２とゲルマニウム３の層厚
みを適当に選択した際アルミニウムとゲルマニウムの共
晶体に成長する。この状態を図３に示した。この図にお
いて両シリコンウエハ１はアルミニウム−ゲルマニウム
共晶体４を介して接合されている。この際、アルミニウ
ム−ゲルマニウム共晶体４の特別な場合、４５０℃以下
の温度範囲の温度が必要であり、これによってシリコン
ウエハ１内に標準半導体−素子５を封入することが可能
となり、しかもこの標準半導体−素子はこの方法によっ
て少しも影響をこおむらない。
【００１３】本発明による方法の適用はシリコン系にあ
って、特にエレクトロニックス、マイクロエレクトロニ
ックス、マイクロメカニックス或いは機能単位を集積回
路にまとめる必要のあるあらゆる分野において適用可能
である。チップ上へのアナログおよびデジタル機能体並
びに周辺素子および記憶素子の集積であろうと、或いは
例えばシリコンセンサと信号増幅部、信号準備部、信号
処理部もしくは信号評価部との結合のような、最高のパ
ック密度を達するための結合技術であろうと、またすべ
ての共通の集積構造単位であろうと、或いは機械電気的
システム或いは光電気的なシステム相互の結合であろう
と、場合によっては上記のシステムのマイクロプロセッ
サ或いはイクロコントローラの結合（いわゆる集積構造
単位）であろうと適用可能である。この際、汎用性のあ
るいわゆる標準集積構造単位であるか、或いは顧客のた
めの特別な仕様の集積構造単位、いわゆるＡＳＩＣＳで
あろうと問題ではない。同様に、チップのような集積構
造単位が導線を介してそれぞれのシステムと接合されて
いるか或いはテレメトリーを介して接合されているかも
本発明にとって重要なことではない。
って、特にエレクトロニックス、マイクロエレクトロニ
ックス、マイクロメカニックス或いは機能単位を集積回
路にまとめる必要のあるあらゆる分野において適用可能
である。チップ上へのアナログおよびデジタル機能体並
びに周辺素子および記憶素子の集積であろうと、或いは
例えばシリコンセンサと信号増幅部、信号準備部、信号
処理部もしくは信号評価部との結合のような、最高のパ
ック密度を達するための結合技術であろうと、またすべ
ての共通の集積構造単位であろうと、或いは機械電気的
システム或いは光電気的なシステム相互の結合であろう
と、場合によっては上記のシステムのマイクロプロセッ
サ或いはイクロコントローラの結合（いわゆる集積構造
単位）であろうと適用可能である。この際、汎用性のあ
るいわゆる標準集積構造単位であるか、或いは顧客のた
めの特別な仕様の集積構造単位、いわゆるＡＳＩＣＳで
あろうと問題ではない。同様に、チップのような集積構
造単位が導線を介してそれぞれのシステムと接合されて
いるか或いはテレメトリーを介して接合されているかも
本発明にとって重要なことではない。
【００１４】
【発明の効果】本発明による本質的な利点は、真空中に
おける多層の形成による方法技術的な構成により並びに
アルミニウムとシリコン或いはアルミニウムとゲルマニ
ウムを使用することにより、適切な経費での製造および
長時間にわたる熱メカニスムによるストレスを伴うこと
のないかつ汎用性の或る接合が達せられることである。
おける多層の形成による方法技術的な構成により並びに
アルミニウムとシリコン或いはアルミニウムとゲルマニ
ウムを使用することにより、適切な経費での製造および
長時間にわたる熱メカニスムによるストレスを伴うこと
のないかつ汎用性の或る接合が達せられることである。
【図１】アルミニウム−ゲルマニウム−層組織を備えた
シリコンウエハの断面図である。
シリコンウエハの断面図である。
【図２】アルミニウム−ゲルマニウム−層組織を備えた
互いに重ねられて二つのシリコンウエハの断面図であ
る。
互いに重ねられて二つのシリコンウエハの断面図であ
る。
【図３】合金プロセス後のアルミニウム−ゲルマニウム
−層組織を備えた互いに重ねられて二つのシリコンウエ
ハの断面図である。
−層組織を備えた互いに重ねられて二つのシリコンウエ
ハの断面図である。
１ シリコンウエハ ２ アルミニウム層 ３ ゲルマニウム層 ４ アルミニウム−ゲルマニウム共晶体
Claims (4)
- 【請求項１】 それぞれ表面と裏面を備えた、二つ或い
は多数のシリコン半導体素子を熱の作用の下で接合する
ための方法において、以下に述べる工程、即ち ａ）アルミニウム（Ａｌ）から成る第一の層（２）を、
引続きシリコン（Ｓｉ）或いはゲルマニウム（Ｇｅ）か
ら成る第二の層（３）を少なくとも一つのシリコンウエ
ハ（１）の表面上に載せ、その際第一の層（２）と第二
の層（３）の全層厚みを１０μｍより薄くすること、 ｂ）接合されるべきシリコンウエハ（１）を、その表面
が互い向き合うように重ねること、 Ｃ）第一の層（２）と第二の層（３）から共晶の結合層
（４）を形成するためにシリコンウエハを一定の時間の
間熱供給の下に所定のプレス圧力を加えることの工程か
らなることを特徴とするシリコン半導体素子を平面的に
接合するための方法。 - 【請求項２】 第一の層（２）と第二の層（３）の全層
厚みを５μｍより薄くすることことを特徴とする請求項
１の方法。 - 【請求項３】 接合層（４）とシリコンウエハ（１）の
表面との間に、中間層として誘電性の絶縁層或いは金属
層を形成することを特徴とする請求項１の方法。 - 【請求項４】 第一の層（２）と第二の層（３）が真空
中で物理的或いは化学的な析出方法により積層すること
を特徴とする請求項１から３までのいずれか一つに記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE41055926 | 1991-02-22 | ||
| DE4105592A DE4105592A1 (de) | 1991-02-22 | 1991-02-22 | Verfahren zum flaechenhaften verbinden von siliziumhalbleiterscheiben |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04317313A JPH04317313A (ja) | 1992-11-09 |
| JP2529799B2 true JP2529799B2 (ja) | 1996-09-04 |
Family
ID=6425673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032043A Expired - Lifetime JP2529799B2 (ja) | 1991-02-22 | 1992-02-19 | シリコン半導体素子を接合するための方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0501108B1 (ja) |
| JP (1) | JP2529799B2 (ja) |
| DE (2) | DE4105592A1 (ja) |
| ES (1) | ES2080965T3 (ja) |
| FI (1) | FI920422A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4219132A1 (de) * | 1992-06-11 | 1993-12-16 | Suess Kg Karl | Verfahren zum Herstellen von Silizium/Glas- oder Silizium/Silizium-Verbindungen |
| JP5021098B2 (ja) * | 2009-12-11 | 2012-09-05 | パイオニア株式会社 | 半導体基板の接合方法およびｍｅｍｓデバイス |
| JP5367842B2 (ja) * | 2009-12-11 | 2013-12-11 | パイオニア株式会社 | 半導体基板の接合方法およびｍｅｍｓデバイス |
| JP5367841B2 (ja) * | 2009-12-11 | 2013-12-11 | パイオニア株式会社 | 半導体基板の接合方法およびｍｅｍｓデバイス |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD82790A (ja) * | ||||
| US3925808A (en) * | 1974-08-08 | 1975-12-09 | Westinghouse Electric Corp | Silicon semiconductor device with stress-free electrodes |
| US4411060A (en) * | 1981-07-06 | 1983-10-25 | Western Electric Co., Inc. | Method of manufacturing dielectrically-isolated single-crystal semiconductor substrates |
| EP0263146A1 (en) * | 1986-03-19 | 1988-04-13 | Analog Devices, Inc. | Aluminum-backed wafer and chip |
-
1991
- 1991-02-22 DE DE4105592A patent/DE4105592A1/de not_active Ceased
-
1992
- 1992-01-09 ES ES92100220T patent/ES2080965T3/es not_active Expired - Lifetime
- 1992-01-09 EP EP92100220A patent/EP0501108B1/de not_active Expired - Lifetime
- 1992-01-09 DE DE59204451T patent/DE59204451D1/de not_active Expired - Lifetime
- 1992-01-30 FI FI920422A patent/FI920422A/fi unknown
- 1992-02-19 JP JP4032043A patent/JP2529799B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE59204451D1 (de) | 1996-01-11 |
| EP0501108B1 (de) | 1995-11-29 |
| FI920422A0 (fi) | 1992-01-30 |
| EP0501108A1 (de) | 1992-09-02 |
| FI920422A (fi) | 1992-08-23 |
| ES2080965T3 (es) | 1996-02-16 |
| DE4105592A1 (de) | 1992-08-27 |
| JPH04317313A (ja) | 1992-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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