JP4570896B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造技術に関し、特に、ウェハの表面および裏面に電極を有するパワー半導体素子の薄ウェハ化対応のプローブ測定に適用して有効な技術に関する。

たとえば、半導体装置の製造技術において、パワー半導体素子のプローブ測定技術に関しては、日本特開平５−３３３０９８号公報（特許文献１）、日本特開平８−１５３７６３号公報（特許文献２）、日本特開平７−２４５４０１号公報（特許文献３）、日本特開平８−３３０３７２号公報（特許文献４）に記載される技術などが挙げられる。

特許文献１には、パワー半導体素子をウェハ状態でプロービングを可能にするため、ウェハの平坦度が多少変化してもウェハ載置側で導電接触状態を良好に保持する手段（圧縮バネ）を設けた測定装置が記載されている。

特許文献２、特許文献３には、表面および裏面に電極を有するパワー半導体素子をウェハ状態で検査する方法が記載されている。

特許文献４には、ウェハの裏面をダイシング用シートに固定し、この状態で表面の電極にプローブ端子のプロービングを行う検査方法が記載されている。
特開平５−３３３０９８号公報 特開平８−１５３７６３号公報 特開平７−２４５４０１号公報 特開平８−３３０３７２号公報

ところで、半導体装置の製造技術において、パワー半導体素子のプローブ測定技術に関しては、本発明者が検討した結果、以下のようなことが明らかとなった。

たとえば、近年、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、縦型パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのパワー半導体素子では、特性向上、小型パッケージ対応のために薄ウェハ化が進められている。このような薄ウェハ化のパワー半導体素子では、ウェハの厚さが薄いために、ハンドリング方法でプロービングすることは難しい状況となっている。

また、薄ウェハ化の半導体素子では、ウェハの裏面にダイシングテープを貼り付けた状態で検査を行う方法も考えられるが、パワー半導体素子は表面のみならず裏面にも電極があるために、ウェハの裏面にダイシングテープを貼り付けた状態でのプローブ測定が不可能となっている。

そこで、ウェハの表面および裏面に電極を有するパワー半導体素子において、このパワー半導体素子の薄ウェハ化対応のプローブ測定に適用可能な方法が必要となり、それを実現するための技術が望まれている。

本発明の目的は、半導体装置の製造技術において、ウェハの表面および裏面に電極を有するパワー半導体素子の薄ウェハ化対応のプローブ測定を容易に実現することができる測定技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、半導体装置の製造方法に適用され、ウェハに集積回路を形成する工程、ウェハの表面に開口部を有する測定用保持部材を貼り付け、集積回路の電気的特性を測定する工程、ウェハの表面に貼り付けた測定用保持部材を剥離し、ウェハの裏面に切断用保持部材を貼り付けて個々の集積回路チップに切断する工程、集積回路チップを収納して半導体装置を組み立てる工程を含むものである。

具体的に、集積回路はウェハの表面および裏面に電極を有し、この集積回路の電気的特性を、測定用保持部材の開口部を介したウェハの表面の電極と、ウェハの裏面の電極とに電気的に接続して測定するものである。ウェハは厚さが１２０μｍ以下、１００μｍ以下、７０μｍ以下、または６０μｍ以下とするものである。集積回路は発熱が多い回路に適用するものである。

また、測定用保持部材は、ウェハの外形寸法より小さい寸法の開口部を有し、開口部の部分が剥離可能な構造からなり、ウェハの表面に測定用保持部材を貼り付けた後、開口部を剥離して集積回路の電気的特性を測定するようにしたり、またはウェハの外形寸法より小さい寸法の開口部を有する第１の保持部材と、第１の保持部材に粘着された第２の保持部材との二重構造からなり、ウェハの表面に測定用保持部材を貼り付けた後、第２の保持部材を剥離して集積回路の電気的特性を測定するようにしたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ウェハの表面および裏面に電極を有するパワー半導体素子の薄ウェハ化対応のプローブ測定を容易に実現することが可能となる。

以下の実施の形態では、特に必要なとき以外は同一または同様な部品の説明を原則として繰り返さない。

さらに、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップなどを含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことはいうまでもない。

同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
まず、図１〜図５に基づいて、本発明の実施の形態１に係る半導体装置の製造方法により製造される半導体装置の一例を説明する。それぞれ、図１はＩＧＢＴの上面を示す図、図２はＩＧＢＴの下面を示す図、図３はＩＧＢＴの縦構造（トレンチ型）を示す図、図４はＩＧＢＴの縦構造（プレーナ型）を示す図、図５はパワーＭＯＳＦＥＴの縦構造（トレンチ型）を示す図、図６はＩＧＢＴ、パワーＭＯＳＦＥＴをパッケージングした半導体装置の構造を示す図、図７はモールド前の半導体装置の配置を示す図、である。

本実施の形態に係る半導体装置の製造方法により製造される半導体装置は、たとえば図１〜図４に示すようなＩＧＢＴ、図５に示すようなパワーＭＯＳＦＥＴに適用され、各構造を以下において説明する。

ＩＧＢＴは、図１に示すように、チップの上面にゲート電極（Ｇ）１、エミッタ電極（Ｅ）２が設けられ、図２に示すように、チップの下面にコレクタ電極（Ｃ）３が設けられている。このＩＧＢＴの構造には、トレンチ型、プレーナ型などがある。

トレンチ型のＩＧＢＴの縦構造は、図３に示すように、ベース（ｐ）１１およびエピタキシャル層（ｎ^-）１２の積層構造からなるウェハの表面上に、絶縁膜１３、ゲート配線層１４、絶縁膜１５、エミッタ電極２および図示しないゲート電極１が順に積層され、図１に示すようにエミッタ電極２とゲート電極１が上面に露出されている。このベース（ｐ）１１およびエピタキシャル層（ｎ^-）１２の積層構造の部分には、トレンチ技術により深さ方向にゲート１６が埋め込まれ、このゲート１６の周囲はゲート酸化膜１７で覆われている。さらに、ウェハの表面層のゲート１６間にはウェル領域（ｎ⁺）１８が形成されている。一方、ベース（ｐ）１１およびエピタキシャル層（ｎ^-）１２の積層構造からなるウェハの裏面には、ｎ⁺層１９、ｐ⁺層２０、コレクタ電極３が順に積層され、図２に示すようにコレクタ電極３が下面に露出されている。

プレーナ型のＩＧＢＴの縦構造は、図４に示すように、エピタキシャル層（ｎ^-）３１からなるウェハの表面上に、ゲート酸化膜３２、ゲート３３、配線層３４、エミッタ電極２および図示しないゲート電極１が順に積層され、図１に示すようにエミッタ電極２とゲート電極１が上面に露出されている。このウェハの表面層には、ウェル領域（ｐ）３５と、このウェル領域（ｐ）３５内にウェル領域（ｎ⁺）３６が形成されている。一方、エピタキシャル層（ｎ^-）３１からなるウェハの裏面には、ｎ⁺層３７、ｐ⁺層３８、コレクタ電極３が順に積層され、図２に示すようにコレクタ電極３が下面に露出されている。

パワーＭＯＳＦＥＴは、ＩＧＢＴと同様（図１，図２）に、チップの上面にゲート電極（Ｇ）１ａ、ソース電極（Ｓ）（エミッタ電極に代えて）２ａが設けられ、チップの下面にドレイン電極（Ｄ）（コレクタ電極に代えて）３ａが設けられている。このパワーＭＯＳＦＥＴの構造にも、トレンチ型、プレーナ型などがあり、たとえばトレンチ型のパワーＭＯＳＦＥＴの縦構造は、図５に示すように、ＩＧＢＴに比べて、ウェハの裏面にｐ⁺層がなく、ｎ⁺層にドレイン電極が積層されている。すなわち、パワーＭＯＳＦＥＴには、ベース（ｐ）４１、エピタキシャル層（ｎ^-）４２、絶縁膜４３、ゲート配線層４４、絶縁膜４５、ゲート４６、ゲート酸化膜４７、ウェル領域（ｎ⁺）４８、ｎ⁺層４９が設けられている。なお、プレーナ型のパワーＭＯＳＦＥＴの縦構造においても、ウェハの裏面にｐ⁺層がない以外は同様である。

このような構造のＩＧＢＴ、パワーＭＯＳＦＥＴのチップをパッケージングした半導体装置は、たとえば図６に示すような構造で、図７に示すような配置で製造され、マルチチップＩＣとして製品化される。

このマルチチップＩＣの例では、ＩＧＢＴ、パワーＭＯＳＦＥＴなどの２つのパワー半導体素子のチップ５１，５２と、１つの制御用のチップ５３が同じリードフレーム５４上に実装され、パワー半導体素子のチップ５１，５２上の電極と制御用のチップ５３上の電極とリードフレーム５４上のパッドとがワイヤ５５により接続され、レジン５６によりモールドされている。このモールドされたマルチチップＩＣは、リードフレーム５４の外部端子となる部分が裏面に露出され、またパワー半導体素子のチップ５１，５２および制御用のチップ５３が実装されたリードフレーム５４の裏面部分も放熱効果を高めるために露出されている。

次に、図８〜図１２に基づいて、本発明の実施の形態１に係る半導体装置の製造方法の一例を説明する。それぞれ、図８〜図１１はデバイス形成から選別までの各工程および処理フローを示す図、図１２はウェハテスト工程を具体的に示す図、である。

本実施の形態に係る半導体装置の製造方法は、たとえば図３に示したトレンチ型のＩＧＢＴのパワー半導体素子の製造方法に適用され、以下の手順により製造される。なお、図４に示したプレーナ型のＩＧＢＴについても同様であり、また図５に示したパワーＭＯＳＦＥＴのパワー半導体素子の製造においても、ウェハの裏面にｐ⁺層を形成しない以外はＩＧＢＴと同様である。

（１）デバイス形成・配線・パッシベーション工程
この工程では、ウェハ６１に、集積回路であるＩＧＢＴのパワー半導体素子を形成する各種のウェハ処理を行い、さらに共通端子などを電気的に接続する配線を形成した後、電気的な露出部分を除いて表面にパッシベーション膜を形成する。この工程の終了後は、図３に示した、ゲート電極１、エミッタ電極２、ベース１１、エピタキシャル層１２、絶縁膜１３、ゲート配線層１４、絶縁膜１５、ゲート１６、ゲート酸化膜１７、ウェル領域１８が形成される。

（２）補強材（テープ／剛体）貼り付け工程
この工程では、ウェハ６１の表面に、このウェハ６１の反りを防止するための高剛性テープ６２を貼り付ける。

（３）裏面研削（ＢＧ）保護テープｏｒ補強材貼り付け工程
この工程では、ウェハ６１に貼り付けた高剛性テープ６２の表面に、さらに次の裏面研削工程における研削粉を除くための熱発泡テープ６３を貼り付ける。

（４）裏面研削工程
この工程では、ウェハ６１の裏面を所定の厚さになるまで研削する。たとえば一例として、ウェハ６１の厚さは、１２０μｍ以下、１００μｍ以下、７０μｍ以下、６０μｍ以下など、特性向上、小型パッケージ対応のために所定の厚さで研削される。

（５）テープｏｒ補強材剥がし工程
この工程では、ウェハ６１上の高剛性テープ６２の表面に貼り付けた熱発泡テープ６３を剥がす。

（６）スピンエッチ工程
この工程では、ウェハ６１の裏面の凹凸を化学研磨剤などを使用してスピンエッチングし、ウェハ６１の裏面を平坦化する。

（７）裏面インプラ（１），（２）工程
この工程では、ウェハ６１の裏面からリン（Ｐ⁺）、ボロン（Ｂ⁺）のイオン打ち込みを行い、Ｎ⁺層１９、Ｐ⁺層２０を形成する。

（８）補強材（テープ／剛体）剥がし工程
この工程では、ウェハ６１の表面に貼り付けた高剛性テープ６２を剥がす。

（９）表面洗浄工程
この工程では、ウェハ６１の表面を洗浄する。

（１０）インプラアニール工程
この工程では、ウェハ６１の裏面に形成したＮ⁺層１９、Ｐ⁺層２０を熱処理する。

（１１）成膜前処理工程
この工程では、次の裏面メタル成膜工程においてメタル膜を成膜するための前処理を行う。

（１２）裏面メタル成膜工程
この工程では、ウェハ６１の裏面に、コレクタ電極３となるメタル膜を成膜する。たとえば一例として、メタル膜は、ニッケル（Ｎｉ）／チタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）などの材料からなる。

（１３）アロイ工程
この工程では、ウェハ６１の裏面に成膜したメタル膜を熱処理してコレクタ電極３を形成する。

（１４）ウェハ表面テープ貼り付け・ダイシングフレーム貼り付け工程
この工程では、ウェハ６１の表面に、開口部を有する測定用保持部材であるテープ６４を貼り付け、さらにテープ６４にダイシングフレーム６５を貼り付ける。たとえば一例として、テープ６４には、ポリ塩化ビニルなどの材料からなるＵＶ照射剥離シートまたは加熱剥離シートなどがある。この工程の詳細は、後述する図１３，図１４のような処理フローとなる。

（１５）ウェハテスト工程
この工程では、ウェハ６１の裏面を裏面用測定端子を持つプロービングステージ６６に搭載し、裏面のコレクタ電極３を電気的に接続し、テープ６４の開口部を介して表面のゲート電極１、エミッタ電極２に表面用測定端子６７，６８を電気的に接続させて、ＩＧＢＴのパワー半導体素子の電気的特性を測定する。たとえば一例として、電気的特性の測定には、耐圧、リーク電流、Ｇｍ、オン抵抗などの測定がある。

具体的には、図１２に示すように、ウェハ６１の表面に開口部を有するテープ６４が貼り付けられ、このテープ６４の裏面に開口部を有するダイシングフレーム６５が貼り付けられ、そしてウェハ６１の裏面がプロービングステージ６６に搭載された状態において、電気的特性の測定が行われる。この電気的特性の測定時には、ウェハ６１の表面は外周部の無効エリアのみがテープ６４に貼り付けられ、この表面に形成されているゲート電極１およびエミッタ電極２が露出された状態となっており、またコレクタ電極３が形成されているウェハ６１の裏面は全面が露出されてプロービングステージ６６に搭載された状態となっている。

この測定に使用される測定装置は、フォーシング用の定電流源７６、ゲート信号用の定電圧源７７および電圧計７８を備えており、定電流源７６にはコレクタ電極３と接触させるためのプロービングステージ（フォーシング：Ｆ）６６およびエミッタ電極２とプロービングするためのエミッタフォーシングピン６８ａが、電圧計７８にはコレクタ電極３と接触させるためのプロービングステージ（センシング：Ｓ）６６およびエミッタセンシングピン６８ｂがそれぞれ電気的に接続されている。

一方、ゲート信号用の定電圧源７７には、エミッタ基準電位としてゲートに定電圧信号を印加するため、定電圧源７７の負極は、エミッタ電極２のフォーシング線（６８ａ）およびセンシング線（６８ｂ）に、正極はゲート電極１をプロービングするため、ゲートフォーシングピン６７ａおよびゲートセンシングピン６７ｂに電気的に接続されている。

測定に際しては、ウェハ６１をプロービングステージ（フォーシング、センシング）６６の上にセットしてコレクタ電極３と接触させ、エミッタ電極２にエミッタフォーシングピン６８ａおよびエミッタセンシングピン６８ｂを、ゲート電極１にゲートフォーシングピン６７ａおよびゲートセンシングピン６７ｂをそれぞれ接触させる。これにより、各測定ピンとウェハ６１の各電極が電気的に接続された状態となる。

たとえば、オン抵抗を測定するときには、測定装置のゲート信号用の定電圧源７７より、ＩＧＢＴのパワー半導体素子をオンさせるために十分な電圧をゲートフォーシングピン６７ａおよびゲートセンシングピン６７ｂを通じて供給し、フォーシング用の定電流源７６により大電流をコレクタ電極３とエミッタ電極２との間にプロービングステージ（フォーシング）６６およびエミッタフォーシングピン６８ａを通じて供給して、電圧計７８によりオン電圧を測定することによって、この電圧と電流の関係からオン抵抗を求めることが可能となる。

（１６）表面テープ剥がし工程
この工程では、ウェハ６１の表面からＵＶを照射し、ウェハ６１の表面に貼り付けたテープ６４を剥がす。

（１７）ダイシングテープ貼り付け工程
この工程では、ウェハ６１の裏面に、切断用保持部材であるダイシングテープ６９を貼り付ける。たとえば一例として、ダイシングテープ６９には、ポリ塩化ビニルなどの材料からなるＵＶ照射剥離シートまたは加熱剥離シートなどがある。

（１８）ダイシング工程
この工程では、ウェハ６１の裏面にダイシングテープ６９を貼り付けた状態で、ウェハ６１の表面から砥石７０で個々のＩＧＢＴのパワー半導体素子のチップに切断する。なお、切断方法は、砥石７０に限らず、レーザなどの他の方法でも可能である。

（１９）組み立て工程
この工程では、ＩＧＢＴのパワー半導体素子のチップを収納して半導体装置であるパッケージを組み立てる。この工程では、たとえば図６および図７に示したように、２つのパワー半導体素子のチップ５１，５２と、１つの制御用のチップ５３を同じリードフレーム５４上に実装し、パワー半導体素子のチップ５１，５２上の電極と制御用のチップ５３上の電極とリードフレーム５４上のパッドとをワイヤ５５により接続した後、レジン５６によりモールドしてパッケージ構造のマルチチップＩＣを完成させる。

（２０）選別工程
この工程では、組み立てたパッケージ構造の半導体装置をテストして、良品の半導体装置を製品として出荷する。

以上説明した半導体装置の製造方法では、チップ５１，５２，５３上の電極とリードフレーム５４上のパッドとをワイヤ５５により接続するワイヤボンディングを例に説明したが、その他に、チップの電極をボール状のバンプに形成して、リードフレーム上にフリップチップボンディングするパッケージ構造とすることも可能である。

次に、図１３〜図１６に基づいて、本発明の実施の形態１に係る半導体装置の製造方法において、前述した（１４）ウェハ表面テープ貼り付け・ダイシングフレーム貼り付け工程を詳細に説明する。それぞれ、図１３，図１４はウェハセットからウェハ・フレーム取り出しまでの各工程および処理フローを示す図、図１５はテープを示す図（（ａ）は剥離部分を剥離する前の状態の平面図、（ｂ）は剥離した後の状態の平面図）、図１５は別のテープを示す図（（ａ）は平面図、（ｂ）は断面図）、である。

（１４１）ウェハセット工程
この工程では、ウェハ６１をホルダ７１に入れ、このホルダ７１に設けられた貫通孔を通じてバキューム７２でウェハ６１を吸着する。そして、ダイシングフレーム６５をホルダ７１にセットする。

（１４２）テープ貼り付け工程
この工程では、ウェハ６１の表面に、テープ６４を貼り付ける。このテープ６４は、たとえば図１４（ａ）に示すように、テープ６４を扱い易くするために、ウェハ６１の外形寸法より小さい寸法の剥離可能な開口部である剥がす部分６４ａが数箇所の接続部６４ｂでつながった状態のものを用いる。

（１４３）ＵＶ照射工程
この工程では、次のテープ剥がし工程においてテープ６４を剥がす部分６４ａ以外の部分にマスク７３を搭載し、ウェハ６１の表面に貼り付けたテープ６４の剥がす部分６４ａにＵＶを照射する。

（１４４）テープ剥がし工程
この工程では、テープ６４の剥がす部分６４ａを接続部６４ｂで切り離して、ウェハ６１の表面から剥がす部分６４ａを剥がす。この剥がす部分６４ａを剥がした状態は図１４（ｂ）のようになり、テープ６４には開口部を有する構造となる。

（１４５）ウェハ・フレーム取り出し工程
この工程では、バキューム７２を切り、ダイシングフレーム６５と一緒にテープ６４で貼り付けられたウェハ６１を取り出す。これにより、ウェハ６１の表面に開口部を有するテープ６４が貼り付けられ、さらにこのテープ６４の裏面に開口部を有するダイシングフレーム６５が貼り付けられた状態となる。

以上説明したウェハ表面テープ貼り付け・ダイシングフレーム貼り付け工程では、図１５（ａ），（ｂ）に示すような、開口部である剥がす部分６４ａを接続部６４ｂでつないだ状態のテープ６４を用いた例を説明したが、その他に、たとえば図１６（ａ），（ｂ）に示すように、ウェハ６１の外形寸法より小さい寸法の開口部８１ａを有する保持部材であるテープ８１と、このテープ８１の上に粘着された保持部材であるテープ８２との二重構造からなるものを用いることも可能である。

この二重構造からなるテープ８１，８２を用いた場合には、この二重構造のテープ８１，８２をウェハ６１の表面に貼り付けた後、たとえばＵＶ照射などによって表面のテープ８２のみを剥がし、開口部を有するテープ８１は貼り付けたままとすることで、図１５のテープ６４と同様に、ウェハ６１の表面に開口部を有するテープ８１が貼り付けられ、さらにこのテープ８１の裏面に開口部を有するダイシングフレーム６５が貼り付けられた状態にすることができる。

従って、本実施の形態によれば、ＩＧＢＴ、パワーＭＯＳＦＥＴなどのパワー半導体素子において、ウェハ６１にパワー半導体素子を形成し、ウェハ６１の表面に開口部を有するテープ６４を貼り付け、パワー半導体素子の電気的特性を、テープ６４の開口部を介したウェハ６１の表面の電極と、ウェハ６１の裏面の電極とに電気的に接続して測定し、ウェハ６１の表面に貼り付けたテープ６４を剥離し、ウェハ６１の裏面にダイシングテープ６９を貼り付けて個々のパワー半導体素子のチップに切断し、パッケージ構造の半導体装置を組み立てることにより、ウェハ６１の表面および裏面に電極を有するパワー半導体素子の薄ウェハ化対応のプローブ測定を容易に実現することができる。

また、ウェハ６１の裏面をプロービングステージ６６に搭載し、プロービングステージ６６にウェハ６１の裏面を密着できるので、パワー半導体素子などのような発熱が多い集積回路の放熱が可能となり、大電力のテストを実施することができる。

（実施の形態２）
図１７に基づいて、本発明の実施の形態２に係る半導体装置の製造方法により製造される半導体装置の一例を説明する。図１７は小信号トランジスタの縦構造を示す図である。

本実施の形態に係る半導体装置の製造方法により製造される半導体装置は、前記実施の形態１のＩＧＢＴ、パワーＭＯＳＦＥＴのパワー半導体素子と異なり、たとえば図１７に示すような小信号トランジスタの半導体素子に適用され、その構造を以下において説明する。

小信号トランジスタの縦構造（ＮＰＮ型の例）は、図１７に示すように、ウェハ６１ａの基板（ｎ^-）９１の表面層に、ウェル領域（ｐ）９２と、このウェル領域（ｐ）９２内にウェル領域（ｎ⁺）９３が形成されている。このウェハ６１ａの表面上には、ベース電極（Ｂ）９４とエミッタ電極（Ｅ）９５が露出され、一方、ウェハ６１ａの裏面はコレクタ電極（Ｃ）として露出されている。

次に、図１８，図１９に基づいて、本発明の実施の形態２に係る半導体装置の製造方法の一例を説明する。それぞれ、図１８，図１９はデバイス形成からアロイまでの各工程および処理フローを示す図、である。

本実施の形態に係る半導体装置の製造方法は、図１７に示した小信号トランジスタの半導体素子の製造方法に適用され、以下の手順により製造される。なお、図１８，図１９において、Ｎｏ．および工程は実施の形態１と対応するが、処理フローが空白の部分は処理がない工程である。

すなわち、小信号トランジスタの半導体素子の製造方法では、（１）デバイス形成・配線・パッシベーション工程において、ウェハ６１ａに集積回路である小信号トランジスタを形成した後、（２）補強材（テープ／剛体）貼り付け工程を同様に行い、（３）裏面研削（ＢＧ）保護テープｏｒ補強材貼り付け工程における熱発泡テープの貼り付けがなく、（４）裏面研削工程では高剛性テープ６２のみを貼り付けた状態でウェハ６１ａの裏面を研削し、（５）テープｏｒ補強材剥がし工程で高剛性テープ６２を剥がし、（６）スピンエッチ工程を同様に行った後、（７）裏面インプラ（１），（２）工程から（９）表面洗浄工程の処理がなく、その後は（１０）インプラアニール工程から（１３）アロイ工程までを同様に実施する。

以降の、（１４）ウェハ表面テープ貼り付け・ダイシングフレーム貼り付け工程から（２０）選別工程は、前記実施の形態１と同様である。

従って、本実施の形態によれば、小信号トランジスタの半導体素子の製造においても、前記実施の形態１と同様に、小信号トランジスタの半導体素子の薄ウェハ化対応のプローブ測定を容易に実現することができる。

（実施の形態３）
図２０，図２１に基づいて、本発明の実施の形態３に係る半導体装置の製造方法の一例を説明する。それぞれ、図２０，図２１はデバイス形成からアロイまでの各工程および処理フローを示す図、である。

本実施の形態に係る半導体装置の製造方法は、前記実施の形態１と同様のＩＧＢＴ（パワーＭＯＳＦＥＴ）のパワー半導体素子において、特にウェハの厚さが５０μｍ以下のものに適用され、以下の手順により製造される。なお、図２０，図２１において、Ｎｏ．および工程は実施の形態１と対応するが、処理フローが空白の部分は処理がない工程である。

すなわち、ウェハの厚さが５０μｍ以下のＩＧＢＴのパワー半導体素子の製造方法では、（１）デバイス形成・配線・パッシベーション工程において、ウェハ６１ｂに集積回路であるＩＧＢＴを形成した後、（２）補強材（テープ／剛体）貼り付け工程で熱発泡両面テープ感圧粘着剤６２ａを貼り付け、（３）裏面研削（ＢＧ）保護テープｏｒ補強材貼り付け工程でガラスやセラミックなどの補強材６３ａを貼り付けて、（４）裏面研削工程を同様に行い、（５）テープｏｒ補強材剥がし工程の処理がなく、（６）スピンエッチ工程から（７）裏面インプラ（１），（２）工程を同様に行った後、（８）補強材（テープ／剛体）剥がし工程において補強材６３ａ、熱発泡両面テープ感圧粘着剤６２ａを剥がし、（９）表面洗浄工程から（１３）アロイ工程までを同様に実施する。

以降の、（１４）ウェハ表面テープ貼り付け・ダイシングフレーム貼り付け工程から（２０）選別工程は、前記実施の形態１と同様である。

従って、本実施の形態によれば、ウェハ６１ｂの厚さが５０μｍ以下のＩＧＢＴ（パワーＭＯＳＦＥＴ）のパワー半導体素子の製造においても、前記実施の形態１と同様に、パワー半導体素子の薄ウェハ化対応のプローブ測定を容易に実現することができ、また発熱が多いパワー半導体素子の放熱が可能となるので大電力のテストを実施することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体装置の製造方法は、ＩＧＢＴ、パワーＭＯＳＦＥＴなどのパワー半導体素子、発熱が多い集積回路などが形成された半導体装置に適用され、特に、ウェハの表面および裏面に電極を有するパワー半導体素子の薄ウェハ化対応のプローブ測定に適用して効果的である。

本発明の実施の形態１に係る半導体装置の製造方法により製造される半導体装置において、ＩＧＢＴの上面を示す図である。 本発明の実施の形態１に係る半導体装置の製造方法により製造される半導体装置において、ＩＧＢＴの下面を示す図である。 本発明の実施の形態１に係る半導体装置の製造方法により製造される半導体装置において、ＩＧＢＴの縦構造（トレンチ型）を示す図である。 本発明の実施の形態１に係る半導体装置の製造方法により製造される半導体装置において、ＩＧＢＴの縦構造（プレーナ型）を示す図である。 本発明の実施の形態１に係る半導体装置の製造方法により製造される半導体装置において、パワーＭＯＳＦＥＴの縦構造（トレンチ型）を示す図である。 本発明の実施の形態１に係る半導体装置の製造方法により製造される半導体装置において、ＩＧＢＴ、パワーＭＯＳＦＥＴをパッケージングした半導体装置の構造を示す図である。 本発明の実施の形態１に係る半導体装置の製造方法により製造される半導体装置において、モールド前の半導体装置の配置を示す図である。 本発明の実施の形態１に係る半導体装置の製造方法において、デバイス形成からスピンエッチまでの各工程および処理フローを示す図である。 本発明の実施の形態１に係る半導体装置の製造方法において、図８に続く、裏面インプラからアロイまでの各工程および処理フローを示す図である。 本発明の実施の形態１に係る半導体装置の製造方法において、図９に続く、ウェハ表面テープ貼り付けから表面テープ剥がしまでの各工程および処理フローを示す図である。 本発明の実施の形態１に係る半導体装置の製造方法において、図１０に続く、ダイシングテープ貼り付けから選別までの各工程および処理フローを示す図である。 本発明の実施の形態１に係る半導体装置の製造方法において、ウェハテスト工程を具体的に示す図である。 本発明の実施の形態１に係る半導体装置の製造方法の、ウェハ表面テープ貼り付け・ダイシングフレーム貼り付け工程において、ウェハセットからＵＶ照射までの各工程および処理フローを示す図である。 本発明の実施の形態１に係る半導体装置の製造方法の、ウェハ表面テープ貼り付け・ダイシングフレーム貼り付け工程において、図１３に続く、テープ剥がしからウェハ・フレーム取り出しまでの各工程および処理フローを示す図である。 （ａ），（ｂ）は本発明の実施の形態１に係る半導体装置の製造方法の、ウェハ表面テープ貼り付け・ダイシングフレーム貼り付け工程において、テープを示す図である。 （ａ），（ｂ）は本発明の実施の形態１に係る半導体装置の製造方法の、ウェハ表面テープ貼り付け・ダイシングフレーム貼り付け工程において、別のテープを示す図である。 本発明の実施の形態２に係る半導体装置の製造方法により製造される半導体装置において、小信号トランジスタの縦構造を示す図である。 本発明の実施の形態２に係る半導体装置の製造方法において、デバイス形成からスピンエッチまでの各工程および処理フローを示す図である。 本発明の実施の形態２に係る半導体装置の製造方法において、図１８に続く、裏面インプラからアロイまでの各工程および処理フローを示す図である。 本発明の実施の形態３に係る半導体装置の製造方法において、デバイス形成からスピンエッチまでの各工程および処理フローを示す図である。 本発明の実施の形態３に係る半導体装置の製造方法において、図２０に続く、裏面インプラからアロイまでの各工程および処理フローを示す図である。

符号の説明

１，１ａ ゲート電極
２ エミッタ電極
２ａ ソース電極
３ コレクタ電極
３ａ ドレイン電極
１１ ベース
１２ エピタキシャル層
１３ 絶縁膜
１４ ゲート配線層
１５ 絶縁膜
１６ ゲート
１７ ゲート酸化膜
１８ ウェル領域
１９ ｎ⁺層
２０ ｐ⁺層
３１ エピタキシャル層
３２ ゲート酸化膜
３３ ゲート
３４ 配線層
３５ ウェル領域
３６ ウェル領域
３７ ｎ⁺層
３８ ｐ⁺層
４１ ベース
４２ エピタキシャル層
４３ 絶縁膜
４４ ゲート配線層
４５ 絶縁膜
４６ ゲート
４７ ゲート酸化膜
４８ ウェル領域
４９ ｎ⁺層
５１，５２ パワー半導体素子のチップ
５３ 制御用のチップ
５４ リードフレーム
５５ ワイヤ
５６ レジン
６１，６１ａ，６１ｂ ウェハ
６２ 高剛性テープ
６２ａ 熱発泡両面テープ感圧粘着剤
６３ 熱発泡テープ
６３ａ 補強材
６４ テープ
６４ａ 剥がす部分
６４ｂ 接続部
６５ ダイシングフレーム
６６ プロービングステージ
６７，６８ 表面用測定端子
６７ａ ゲートフォーシングピン
６７ｂ ゲートセンシングピン
６８ａ エミッタフォーシングピン
６８ｂ エミッタセンシングピン
６９ ダイシングテープ
７０ 砥石
７１ ホルダ
７２ バキューム
７３ マスク
７６ 定電流源
７７ 定電圧源
７８ 電圧計
８１ テープ
８１ａ 開口部
８２ テープ
９１ 基板
９２ ウェル領域
９３ ウェル領域
９４ ベース電極
９５ エミッタ電極

Claims (13)

1. （ａ）ウエハに複数の半導体素子を形成する工程と、
   （ｂ）前記ウエハの表面に第１保持部材を貼り付ける工程と、
   （ｃ）前記半導体素子の電気的特性を測定する工程と、
   （ｄ）前記ウエハの表面に貼り付けられた前記第１保持部材を剥離し、前記ウエハの裏面に第２保持部材を貼り付けて個々の半導体チップに切断する工程と、
   （ｅ）前記半導体チップを収納して半導体装置を組み立てる工程と、を有し、
   前記（ｂ）工程で使用する前記第１保持部材は第１開口部を有し、
   前記（ｂ）工程は、前記第１保持部材の前記第１開口部から前記ウエハの表面に設けられた第１電極及び第２電極が露出するように貼り付けられ、
   前記（ｃ）工程は、前記第１保持部材の前記第１開口部を介して前記第１電極及び前記第２電極のそれぞれに第１測定端子及び第２測定端子を電気的に接続させ、前記ウエハの裏面に設けられた第３電極に第３測定端子を電気的に接続させて行うことを特徴とする半導体装置の製造方法。
2. 前記第１開口部の寸法は前記ウエハの外形寸法よりも小さいことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記（ｂ）工程において、前記第１保持部材は、前記ウエハの表面の外周部の無効エリアにのみ貼り付けられることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第１保持部材の前記ウエハが貼り付けられた側には、さらに第２開口部を有するフレームが前記第２開口部内に前記ウエハが位置するように貼り付けられることを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記ウエハの前記第３電極は、前記ウエハの裏面であり、
   さらに前記第３測定端子はプロービングステージであり、
   前記（ｃ）工程は、前記ウエハの裏面と前記プロービングステージとが対向するように前記ウエハが前記プロービングステージ上に搭載される工程を含み、前記ウエハの裏面の全面が前記プロービングステージと接触した状態で前記半導体素子の電気的特性が測定されることを特徴とする請求項１に記載の半導体装置の製造方法。
6. 前記半導体素子は、パワーＭＯＳＦＥＴであり、前記第１電極はゲート電極、前記第２電極はソース電極、前記第３電極はドレイン電極であることを特徴とする請求項１に記載の半導体装置の製造方法。
7. 前記半導体素子は、ＩＧＢＴであり、前記第１電極はゲート電極、前記第２電極はエミッタ電極、前記第３電極はコレクタ電極であることを特徴とする請求項１に記載の半導体装置の製造方法。
8. 前記半導体素子の前記電気的特性の測定は、オン抵抗の測定であることを特徴とする請求項１に記載の半導体装置の製造方法。
9. 前記半導体素子の前記電気的特性の測定は、オン抵抗、耐圧、リーク電流、及びＧｍのいずれかを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
10. 前記第１測定端子は、フォーシングピンとセンシングピンを有することを特徴とする請求項１に記載の半導体装置の製造方法。
11. 前記第２測定端子は、フォーシングピンとセンシングピンを有することを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記ウエハの厚さは、１２０μm以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
13. （ａ）ウエハに複数の半導体素子を形成する工程と、
    （ｂ）前記ウエハの表面に測定用保持部材を貼り付ける工程と、
    （ｃ）前記半導体素子の電気的特性を測定する工程と、
    （ｄ）前記ウエハの表面に貼り付けられた前記測定用保持部材を剥離し、前記ウエハの裏面に切断用保持部材を貼り付けて個々の半導体チップに切断する工程と、
    （ｅ）前記半導体チップを収納して半導体装置を組み立てる工程と、を有し、
    前記（ｂ）工程で使用する前記測定用保持部材は開口部を有し、
    前記（ｂ）工程は、前記測定用保持部材の前記開口部から前記ウエハの表面に設けられた表面電極が露出するように貼り付けられ、
    前記（ｃ）工程は、前記測定用保持部材の前記開口部を介して前記表面電極に表面用測定端子を電気的に接続させ、前記ウエハの裏面に設けられた裏面電極に裏面用測定端子を電気的に接続させて行うことを特徴とする半導体装置の製造方法。

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