JP4570896B2 - 半導体装置の製造方法 - Google Patents
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まず、図1〜図5に基づいて、本発明の実施の形態1に係る半導体装置の製造方法により製造される半導体装置の一例を説明する。それぞれ、図1はIGBTの上面を示す図、図2はIGBTの下面を示す図、図3はIGBTの縦構造(トレンチ型)を示す図、図4はIGBTの縦構造(プレーナ型)を示す図、図5はパワーMOSFETの縦構造(トレンチ型)を示す図、図6はIGBT、パワーMOSFETをパッケージングした半導体装置の構造を示す図、図7はモールド前の半導体装置の配置を示す図、である。
この工程では、ウェハ61に、集積回路であるIGBTのパワー半導体素子を形成する各種のウェハ処理を行い、さらに共通端子などを電気的に接続する配線を形成した後、電気的な露出部分を除いて表面にパッシベーション膜を形成する。この工程の終了後は、図3に示した、ゲート電極1、エミッタ電極2、ベース11、エピタキシャル層12、絶縁膜13、ゲート配線層14、絶縁膜15、ゲート16、ゲート酸化膜17、ウェル領域18が形成される。
この工程では、ウェハ61の表面に、このウェハ61の反りを防止するための高剛性テープ62を貼り付ける。
この工程では、ウェハ61に貼り付けた高剛性テープ62の表面に、さらに次の裏面研削工程における研削粉を除くための熱発泡テープ63を貼り付ける。
この工程では、ウェハ61の裏面を所定の厚さになるまで研削する。たとえば一例として、ウェハ61の厚さは、120μm以下、100μm以下、70μm以下、60μm以下など、特性向上、小型パッケージ対応のために所定の厚さで研削される。
この工程では、ウェハ61上の高剛性テープ62の表面に貼り付けた熱発泡テープ63を剥がす。
この工程では、ウェハ61の裏面の凹凸を化学研磨剤などを使用してスピンエッチングし、ウェハ61の裏面を平坦化する。
この工程では、ウェハ61の裏面からリン(P+)、ボロン(B+)のイオン打ち込みを行い、N+層19、P+層20を形成する。
この工程では、ウェハ61の表面に貼り付けた高剛性テープ62を剥がす。
この工程では、ウェハ61の表面を洗浄する。
この工程では、ウェハ61の裏面に形成したN+層19、P+層20を熱処理する。
この工程では、次の裏面メタル成膜工程においてメタル膜を成膜するための前処理を行う。
この工程では、ウェハ61の裏面に、コレクタ電極3となるメタル膜を成膜する。たとえば一例として、メタル膜は、ニッケル(Ni)/チタン(Ti)/ニッケル(Ni)/金(Au)などの材料からなる。
この工程では、ウェハ61の裏面に成膜したメタル膜を熱処理してコレクタ電極3を形成する。
この工程では、ウェハ61の表面に、開口部を有する測定用保持部材であるテープ64を貼り付け、さらにテープ64にダイシングフレーム65を貼り付ける。たとえば一例として、テープ64には、ポリ塩化ビニルなどの材料からなるUV照射剥離シートまたは加熱剥離シートなどがある。この工程の詳細は、後述する図13,図14のような処理フローとなる。
この工程では、ウェハ61の裏面を裏面用測定端子を持つプロービングステージ66に搭載し、裏面のコレクタ電極3を電気的に接続し、テープ64の開口部を介して表面のゲート電極1、エミッタ電極2に表面用測定端子67,68を電気的に接続させて、IGBTのパワー半導体素子の電気的特性を測定する。たとえば一例として、電気的特性の測定には、耐圧、リーク電流、Gm、オン抵抗などの測定がある。
この工程では、ウェハ61の表面からUVを照射し、ウェハ61の表面に貼り付けたテープ64を剥がす。
この工程では、ウェハ61の裏面に、切断用保持部材であるダイシングテープ69を貼り付ける。たとえば一例として、ダイシングテープ69には、ポリ塩化ビニルなどの材料からなるUV照射剥離シートまたは加熱剥離シートなどがある。
この工程では、ウェハ61の裏面にダイシングテープ69を貼り付けた状態で、ウェハ61の表面から砥石70で個々のIGBTのパワー半導体素子のチップに切断する。なお、切断方法は、砥石70に限らず、レーザなどの他の方法でも可能である。
この工程では、IGBTのパワー半導体素子のチップを収納して半導体装置であるパッケージを組み立てる。この工程では、たとえば図6および図7に示したように、2つのパワー半導体素子のチップ51,52と、1つの制御用のチップ53を同じリードフレーム54上に実装し、パワー半導体素子のチップ51,52上の電極と制御用のチップ53上の電極とリードフレーム54上のパッドとをワイヤ55により接続した後、レジン56によりモールドしてパッケージ構造のマルチチップICを完成させる。
この工程では、組み立てたパッケージ構造の半導体装置をテストして、良品の半導体装置を製品として出荷する。
この工程では、ウェハ61をホルダ71に入れ、このホルダ71に設けられた貫通孔を通じてバキューム72でウェハ61を吸着する。そして、ダイシングフレーム65をホルダ71にセットする。
この工程では、ウェハ61の表面に、テープ64を貼り付ける。このテープ64は、たとえば図14(a)に示すように、テープ64を扱い易くするために、ウェハ61の外形寸法より小さい寸法の剥離可能な開口部である剥がす部分64aが数箇所の接続部64bでつながった状態のものを用いる。
この工程では、次のテープ剥がし工程においてテープ64を剥がす部分64a以外の部分にマスク73を搭載し、ウェハ61の表面に貼り付けたテープ64の剥がす部分64aにUVを照射する。
この工程では、テープ64の剥がす部分64aを接続部64bで切り離して、ウェハ61の表面から剥がす部分64aを剥がす。この剥がす部分64aを剥がした状態は図14(b)のようになり、テープ64には開口部を有する構造となる。
この工程では、バキューム72を切り、ダイシングフレーム65と一緒にテープ64で貼り付けられたウェハ61を取り出す。これにより、ウェハ61の表面に開口部を有するテープ64が貼り付けられ、さらにこのテープ64の裏面に開口部を有するダイシングフレーム65が貼り付けられた状態となる。
図17に基づいて、本発明の実施の形態2に係る半導体装置の製造方法により製造される半導体装置の一例を説明する。図17は小信号トランジスタの縦構造を示す図である。
図20,図21に基づいて、本発明の実施の形態3に係る半導体装置の製造方法の一例を説明する。それぞれ、図20,図21はデバイス形成からアロイまでの各工程および処理フローを示す図、である。
2 エミッタ電極
2a ソース電極
3 コレクタ電極
3a ドレイン電極
11 ベース
12 エピタキシャル層
13 絶縁膜
14 ゲート配線層
15 絶縁膜
16 ゲート
17 ゲート酸化膜
18 ウェル領域
19 n+層
20 p+層
31 エピタキシャル層
32 ゲート酸化膜
33 ゲート
34 配線層
35 ウェル領域
36 ウェル領域
37 n+層
38 p+層
41 ベース
42 エピタキシャル層
43 絶縁膜
44 ゲート配線層
45 絶縁膜
46 ゲート
47 ゲート酸化膜
48 ウェル領域
49 n+層
51,52 パワー半導体素子のチップ
53 制御用のチップ
54 リードフレーム
55 ワイヤ
56 レジン
61,61a,61b ウェハ
62 高剛性テープ
62a 熱発泡両面テープ感圧粘着剤
63 熱発泡テープ
63a 補強材
64 テープ
64a 剥がす部分
64b 接続部
65 ダイシングフレーム
66 プロービングステージ
67,68 表面用測定端子
67a ゲートフォーシングピン
67b ゲートセンシングピン
68a エミッタフォーシングピン
68b エミッタセンシングピン
69 ダイシングテープ
70 砥石
71 ホルダ
72 バキューム
73 マスク
76 定電流源
77 定電圧源
78 電圧計
81 テープ
81a 開口部
82 テープ
91 基板
92 ウェル領域
93 ウェル領域
94 ベース電極
95 エミッタ電極
Claims (13)
- (a)ウエハに複数の半導体素子を形成する工程と、
(b)前記ウエハの表面に第1保持部材を貼り付ける工程と、
(c)前記半導体素子の電気的特性を測定する工程と、
(d)前記ウエハの表面に貼り付けられた前記第1保持部材を剥離し、前記ウエハの裏面に第2保持部材を貼り付けて個々の半導体チップに切断する工程と、
(e)前記半導体チップを収納して半導体装置を組み立てる工程と、を有し、
前記(b)工程で使用する前記第1保持部材は第1開口部を有し、
前記(b)工程は、前記第1保持部材の前記第1開口部から前記ウエハの表面に設けられた第1電極及び第2電極が露出するように貼り付けられ、
前記(c)工程は、前記第1保持部材の前記第1開口部を介して前記第1電極及び前記第2電極のそれぞれに第1測定端子及び第2測定端子を電気的に接続させ、前記ウエハの裏面に設けられた第3電極に第3測定端子を電気的に接続させて行うことを特徴とする半導体装置の製造方法。 - 前記第1開口部の寸法は前記ウエハの外形寸法よりも小さいことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記(b)工程において、前記第1保持部材は、前記ウエハの表面の外周部の無効エリアにのみ貼り付けられることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記第1保持部材の前記ウエハが貼り付けられた側には、さらに第2開口部を有するフレームが前記第2開口部内に前記ウエハが位置するように貼り付けられることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ウエハの前記第3電極は、前記ウエハの裏面であり、
さらに前記第3測定端子はプロービングステージであり、
前記(c)工程は、前記ウエハの裏面と前記プロービングステージとが対向するように前記ウエハが前記プロービングステージ上に搭載される工程を含み、前記ウエハの裏面の全面が前記プロービングステージと接触した状態で前記半導体素子の電気的特性が測定されることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記半導体素子は、パワーMOSFETであり、前記第1電極はゲート電極、前記第2電極はソース電極、前記第3電極はドレイン電極であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体素子は、IGBTであり、前記第1電極はゲート電極、前記第2電極はエミッタ電極、前記第3電極はコレクタ電極であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体素子の前記電気的特性の測定は、オン抵抗の測定であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体素子の前記電気的特性の測定は、オン抵抗、耐圧、リーク電流、及びGmのいずれかを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1測定端子は、フォーシングピンとセンシングピンを有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2測定端子は、フォーシングピンとセンシングピンを有することを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記ウエハの厚さは、120μm以下であることを特徴とする請求項1に記載の半導体装置の製造方法。
- (a)ウエハに複数の半導体素子を形成する工程と、
(b)前記ウエハの表面に測定用保持部材を貼り付ける工程と、
(c)前記半導体素子の電気的特性を測定する工程と、
(d)前記ウエハの表面に貼り付けられた前記測定用保持部材を剥離し、前記ウエハの裏面に切断用保持部材を貼り付けて個々の半導体チップに切断する工程と、
(e)前記半導体チップを収納して半導体装置を組み立てる工程と、を有し、
前記(b)工程で使用する前記測定用保持部材は開口部を有し、
前記(b)工程は、前記測定用保持部材の前記開口部から前記ウエハの表面に設けられた表面電極が露出するように貼り付けられ、
前記(c)工程は、前記測定用保持部材の前記開口部を介して前記表面電極に表面用測定端子を電気的に接続させ、前記ウエハの裏面に設けられた裏面電極に裏面用測定端子を電気的に接続させて行うことを特徴とする半導体装置の製造方法。
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