JPH0470950A - Ｃｐｕ間通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明は、ＣＰＵ間でデータを送受信する通信装置に
係り、特にＣＰＵ間で所定のデータをシリアルデータ通
信する通信装置に関するものである。

［従来の技術１ 従来、複数のＣＰＵを備え、各ＣＰＵが相互にシルアル
通信しながらデータ処理を実行するシステム構成となる
装置、例えば複写装置においては各制御部に設ける各Ｃ
ＰＵがシリアル通信処理を実行している。

この場合において、２つのＣＰＵ間でシリアルにデータ
をやり取りする通信装置では、通信の精度を高めるため
、送信側では送信データのビット列に奇数または偶数の
パリティを付加し、受信側では送出されてきたデータの
ビット列の「１」のポット数が偶数か奇数かをチエツク
することによリ、通信にエラーがないかどうかをチエツ
クしている。

さらに、前記のようにパリティビットを設けたデータの
「１」のビットが偶数か奇数かのチエツクだけでは偶数
ビットのエラーには対応できないため、送受信を２度以
上行っている。

また、電子写真方式の記録装置で、装置内通信を行う場
合、装置内に高圧電源があり、ノイズに対して非常に影
響を受は易い環境となっている場合が多い。

［発明が解決しようとする課題］ このように、従来のＣＰＵ間通信処理においては、送信
側では送信する一連のデータのビット列にパリティピッ
トを付加するための処理が必要となり、受信側では「１
」のビットの数をチエツクする処理が必要となる。

また、パリティチエツクだけでは、偶数ビットのエラー
に対応できないため、送受信を２度以上行うと、本来通
信内容に無意味なパリティピットを２ビット以上送信す
る必要があり、通信効率が低下する等の問題点があった
。

この発明は、上記の問題点を解決するためになされたも
ので、各ＣＰＵが他のＣＰＵに対して送信ビットデータ
と同一の送信ビットデータを重複送信し、各ビットの内
容を比較しながら各ＣＰＵが受信することにより、通信
エラーを精度良（検出可能な送信ビットデータで各ＣＰ
Ｕが相互に通信できるＣＰＵ間通低通信を得ることを目
的とする。

［課題を解決するための手段１ この発明に係るＣＰＵ間通低通信においては、各ＣＰＵ
が他のＣＰＵに対して設定された送信ビットデータと同
一の送信ビットデータを重複送信するデータ送信手段と
、各ＣＰＵが他のＣＰＵから重複送信される前記送信ビ
ットデータの各ビットを比較しながら受信する受信手段
とを、各ＣＰＵに設けたものである。

また、データ送信手段は、各ＣＰＵが他のＣＰＵに対し
て設定された送信ビットデータと同一の送信ビットデー
タを少な（とも２セット連続させながら重複送信するよ
うに構成したものである。

更に、データ送信手段は、各ＣＰＵが他のＣＰＵに対し
て設定された送信データビットの各ビット毎を少なくと
も２ビット連、続させながら重複送信するように構成し
たものである。

［作用］ この発明においては、各ＣＰＵのデータ送信手段より他
のＣＰＵに対して設定された送信ビットデータと同一の
送信ビットデータが重複送信されると、各ＣＰＵの受信
手段が他のＣＰＵから重複送信される送信ビットデータ
の各ビットを比較しながら受信し、通信エラーを検出す
ることを可能とする。

また、データ送信手段は、各ＣＰＵが他のＣＰＵに対し
て設定された送信ビットデータと同一の送信ビットデー
タを少なくとも２セット連続させながら重複送信し、各
ＣＰＵの受信手段が他のＣＰＵから２セット連続して重
複送信される送信ビットデータを上位と下位に分割しな
がら各ビットデータを比較して通信エラーを検出するこ
とな可能とする。

更に、データ送信手段は、各ＣＰＵが他のＣＰＵに対し
て設定された送信データビットの各ビット毎を少な（と
も２ビット連続させながら重複送信し、各ＣＰＵの受信
手段が他のＣＰＵから各ビット毎を少なくとも２ビット
連続して重複送信される送信ビットデータを各ビット毎
に比較して通信エラーを検出することを可能とする。

〔実施例１ 第１図はこの発明の一実施例を示すＣＰＵ間通低通信の
構成を説明するブロック図であり、例えばＣＰＵＡとＣ
ＰＵＢとの間でシリアル通信する場合に対応し、ＣＰＵ
ＢはＣＰＵＡからのコマンドを受けて処理を行い、また
、ステータスによってＣＰＵＡに様々な情報を報知する
構成となっている。

この図において、１ａはコマンドバッファ３ａのコマン
ドを送信形式に変換し、発振器６ａの発生するクロック
に同期させてコマンドをシリアルに出力するコマンド送
信系、２ａはステータス受信系で、送出されてくるステ
ータスを発振器６ａの発生するクロックに同期して取り
込み、ステータスバッファ４ａに書き込む。５ａはメイ
ン処理系で、ステータスバッファ４ａの情報に基づき必
要に応じてＣＰＵＢへの指示を示すコマンドをコマンド
バッファ３ａに書き込む。なお、この実施例ではＣＰＵ
Ａ、ＣＰＵＢ間の通信のための基本クロックはＣＰＵＡ
側から出力する形態をとっており、発振器６ａがその信
号源となる。

ＣＰＵＢ側は、コマンド送信系１ａから送出されたコマ
ンドを基本クロックに同期して取り込み、コマンドバッ
ファ３ｂに書き込むコマンド受信系１ｂ、コマンドバッ
ファ３ｂ、ステータスバッファ４ｂ、このステータスバ
ッファ４ｂのステータスを送信形式に変換し基本クロッ
クに同期させて送出するステータス送信系２ｂ、コマン
ドバッファ３ｂのコマンドに応じて処理を行い、ステー
タス情報をステータスバッファ４ｂに書き込むメイン処
理系５ｂ等から構成されている。

なお、上記ＣＰＵＡとＣＡＵＢとの間での信号ＣＢＳＹ
、５ＢＳＹ、ＤＡＴＡ、ＣＬＫは後述する信号ラインＬ
１〜Ｌ４を介して行われる。

以下、各信号ＣＢＳＹ、５ＢＳＹ、ＤＡＴＡ。

ＣＬＫの機能について説明する。

信号ＣＢＳＹ　：　ＣＰＵＡがコマンドを送信中である
ことを示し、ＣＰＵＡがコマンドを送信中の場合にＴＲ
ＵＥを、非送信中にＦＡＬＳＥを送信する。

信号５ＢＳＹ　：　ＣＰＵＢがステータスを送信中であ
ることを示し、ＣＰＵＢがステータスを送信中の場合に
ＴＲＵＥを、非送信中にＦＡＬＳＥを送信する。

信号ＤＡＴＡ　ニジリアルコマンド、シリアルステータ
ス等を含むデータである。

信号ＣＬＫはＣＰＵＡの発振器６ａが出力する基本クロ
ックに対応する。

このように構成されたＣＰＵ間通信装置において、各Ｃ
ＰＵ　（この実施例ではＣＰ［ＪＡとＣＰＵＢとの間に
おける）のデータ送信手段（この実施例ではコマンド送
信系１ａ、ステータス送信系２ｂ）より他のＣＰＵに対
して設定された送信ビットデータと同一の送信ビットデ
ータが重複送信されると、各ＣＰＵの受信手段（この実
施例はステータス受信系２ａ、コマンド受信系１ｂ）が
他のＣＰＵから重複送信される送信ビットデータの各ビ
ットを比較しながら受信し、通信エラーを検出すること
を可能とする。

また、データ送信手段（この実施例ではコマンド送信系
１ａ、ステータス送信系２ｂ）は、各ＣＰＵが他のＣＰ
Ｕに対して設定された送信ビットデータと同一の送信ビ
ットデータを、第２図（ｂ）に示すように少な（とも２
セット連続させながら重複送信し、各ＣＰＵの受信手段
が他のＣＰＵから２セット連続して重複送信される送信
ビットデータを上位と下位に分割しながら各ビットデー
タを比較して通信エラーを検出することを可能とする。

第２図は、第１図に示したＣＰＵ間通間通−データット
データの一例を示す構造図であり、（ａ）はコマンドバ
ッファ３ａ、３ｂまたはステータスバッファ４ａ、４ｂ
に記録されるコマンド、ステータスのビットデータを示
し、例えば４ビットの場合を示す。（ｂ）はコマンド送
信系１ａ、１ｂまたはステータス送信系２ａ、２ｂから
送信されるビットデータを示し、例えば（ａ）に示した
４ビットのビットデータを上位４ビット、下位４ビット
に並べて計８ビット送信する。

このようにして、（ｂ）に示すように上位４ビット、下
位４ビットで送信されたビットデータをコマンド受信系
１ｂ、ステータス受信系２ａがそれぞれ受信したコマン
ド、ステータスの上位４ビット、下位４ビットを比較す
ることにより、受信データの可否をチエツクする。また
、受信側でパリティチエツクを行う場合、必ず偶数にな
ることが分かっているので、■のビットは偶数であるこ
とを確認すれば良い。

以下、第３図（ａ）、（ｂ）を参照しながらこの発明に
係るＣＰＵ間通信装置におけるデータ通信処理動作につ
いて説明する。

第３図（ａ）、（ｂ）はこの発明に係るｃｐｕ間通信装
置におけるデータ通信処理手順の一例を説明するフロー
チャートである。なお、（１）〜（７）および（１１）
〜（１７）は各ステップを示す。また、同図（ａ）はコ
マンド送信系１ａの処理に対応し、同図（ｂ）はコマン
ド受信系１ｂの処理に対応する。

コマンド送信系１ａにおいて、先ず、信号ＣＢＳＹをｔ
ｒｕｅにしｆｌ）　　コマンドバッファ３ａに第２図（
ａ）に示した形式で格納されているコマンドを読み出し
く２）、発振器６ａから出力される基準クロックに同期
させて２回続けて送信する（３）。これによって第２図
（ｂ）に示したように８ビットのコマンドとして送信さ
れる。

次いで、ステータス受信系２ａに対してコマンド送信終
了を通知しく４）、信号ＣＢＳＹをｆａｌｓｅとする（
５）。次いで、ステータス受信系２ａから受信終了が通
知されるまで待機しく６）、通知されたら、信号５ＢＳ
Ｙがｆａｌｓｅなるのを待機しく７）、信号５ＢＳＹが
ｆａｌｓｅになったらステップ（１）に戻る。

一方、コマンド受信系１ｂでは、ステータス送信系２ｂ
から送信終了が通知されるのを待機しく１１）、信号Ｃ
ＢＳＹがｔｒｕｅになるのを待機しく１２）、信号ＣＢ
ＳＹがｔｒｕｅになったら、ステータス受信を開始する
（１３）。　次いで、第２図（ｂ）のうような形式で送
出されてきたコマンドの上位４ビットと下位４ビットを
比較しく１４）、上位と下位の４ビットが等しいかどう
かを判定しく１５）、Ｎｏならばステップ（１７）以降
に進み、ＹＥＳならば第２図（ａ）に示した形式に変換
してコマンドバッファ３ｂに書き込み（１６）、受信終
了をステータス送信系２ｂに通知しく１７）、ステップ
（ｌｌ）へ戻る。

上記各ステップはＣＰＵＡにおけるコマンド送信系１ａ
とＣＰＵＢにおけるコマンド受信系１ｂの信号処理を例
にして説明したが、ＣＰＵＢにおけるステータス送信系
２ｂ　、ＣＰＵＡにおけるステータス受信系２ａについ
てもコマンドとステータス、信号ＣＢＳＹ、５ＢＳＹが
逆になり、基本クロック（信号ＣＬＫ）がＣＰＵＡの発
振器６ａから送出されてくる信号ＣＬＫとしているだけ
でＣＰＵＡのコマンド送信系１ａ、ＣＰＵＢのコマンド
受信系１ｂと同様の制御となる。

このように、コマンド、ステータスの送受信処理を実行
することにより、受信データのチエツクを容易に、正確
さを高めることができる。

なお、上記実施例では第２図（ａ）、（ｂ）に示したよ
うに、上位４ビットと下位４ビットに同一のビットデー
タを送信して各上位ビットと下位ビットをそれぞれ比較
して通信エラーを判定する場合について説明したが、送
信側で後述するように基本クロック（信号ＣＬＫ）の２
クロック続けて同一ビットのデータを送信し、受信側で
は２ビットずつ受信ごとに等しいかどうかを判定し、異
なったデータを受信すればその時点で受信処理を終了す
るように構成しても良い。

すなわち、データ送信手段（この実施例ではコマンド送
信系１ａ、ステータス送信系２ｂ）は、各ＣＰＵが他の
ＣＰＵに対して設定された送信データビットの各ビット
毎を、第５図に示すように少な（とも２ビット連続させ
ながら重複送信し、各ＣＰＵの受信手段が他のＣＰＵか
ら各ビット毎を少なくとも２ビット連続して重複送信さ
れる送信ビットデータを各ビット毎に比較して通信エラ
ーを検出することを可能とする。

第４図はこの発明の他の実施例を示すＣＰＵ間通信装置
の信号インタフェースを説明するブロック図であり、第
１図と同一のものには同じ符号を付しである。

図において、ＬＬＩ、ＬＬ２は割込みラインで、割込み
ラインＬＬＩにはＣＰＵＡが受信エラーを認知した時点
でエラー信号ＤＣＥＲＡをＣＰＵＢに送信する。また、
割込みラインＬＬ２にはＣＰＵＢが受信エラーを認知し
た時点でエラー信号ＤＣＥＲＢをＣＰＵＡに送信する。

第５図は、第４図示した信号ラインＬ３により送信され
るビットデータの構成を説明する構造図であり、基本ク
ロック（信号ＣＬＫ）の２クロック続けて同一ビットの
データを送信する。

以下、第６図（ａ）、（ｂ）を参照しながらこの発明に
係るＣＰＵ間通信間通上装置るデータ通信処理動作につ
いて説明する。

第６図（ａ）、（ｂ）はこの発明に係るｃｐｕ間通信装
置におけるデータ通信処理手順の一例を説明するフロー
チャートである。なお、（１１〜（８）および（１１）
〜（１９）は各ステップを示す。

コマンド送信系１ａにおいて、先ず、信号ＣＢＳＹをｔ
ｒｕｅにしく１）　　コマンドバッファ３ａに第２図（
ａ）に示した形式で格納されているコマンドを読み出し
く２）、発振器６ａから出力される基準クロックに同期
させて２クロック続けて同一ビットのデータを送信する
（３）。この間、ＣＰＵＡはエラー信号ＤＣＥＲＢが割
込み入力されたかどうかを監視しており＋４１　　ＹＥ
Ｓならばステップ（３）に戻り、ＮＯならばステータス
受信系２ａに対してコマンド送信終了を通知しく５）、
信号ＣＢＳＹをｆａｌｓｅとする（６）。次いで、ステ
ータス受信系２ａから受信終了が通知されるまで待機し
く７）、通知されたら、信号５ＢＳＹがｆａｌｓｅなる
のを待機しく８）、信号５ＢＳＹがｆａｌｓｅになった
らステップ（１）に戻る。このように、ステップ（３）
でコマンド送信開始と同時に割込みを許可し、ステップ
（５）で送信終了と同時に割込みを禁止する。この間、
ＣＰＵＢからのエラー信号ＤＣＥＲＢがｔｒｕｅとなっ
た場合にステップ（３）に戻り、コマンド再送信する。

一方、コマンド受信系１ｂでは、ステータス送信系２ｂ
から送信終了が通知されるのを待機しく１１）、信号Ｃ
ＢＳＹがｔｒｕｅになるのを待機しく１２）、信号ＣＢ
ＳＹがｔｒｕｅになったら、コマンド受信を開始する（
１３）。

次いで、第５図のりような形式で送出されてきたコマン
ドの連続する２ビットを比較しく１４）、通信エラーか
どうかを判定しく１５）、ＮＯならば第２図（ａ）に示
した形式に変換してコマンドバッファ３ａに書き込み（
１６）、受信終了をステータス送信系２ｂに通知しく１
７）、ステップ（１１）へ戻る。

方、ステップ（１５）の判定で通信エラーの場合は、エ
ラー信号ＤＣＥＲＢをｔｒｕｅとしく１８）、次いで、
エラー信号ＤＣＥＲＢをｆａｌｓｅとじて（１９）、ス
テップ（１３）に戻る。

なお、ＣＰＵＢ側のステータス送信系１ｂ、ＣＰＵＡ側
のコマンド受信系２ａでもコマンドとステータスとの関
係、および信号ＣＢＳＹと信号５ＢＳＹとの関係、エラ
ー信号ＤＣＥＲＡとエラー信号ＤＣＥＲＢとの関係が逆
になることと、基本クロックが外部からの信号ＣＬＫで
あることを除けばＣＰＵＡのコマンド送信系１ａ、ＣＰ
ＵＢのコマンド受信系１ｂと同様の処理となる。

［発明の効果１ 以上説明したように、この発明は各ＣＰＵが他のＣＰＵ
に対して設定された送信ビットデータと同一の送信ビッ
トデータを重複送信するデータ送信手段と、各ＣＰＵが
他のＣＰＵから重複送信される前記送信ビットデータの
各ビットを比較しながら受信する受信手段とを、各ＣＰ
Ｕに設けたので、従来のようにデータ送信時にパリティ
ビットを付加して送信する処理に比べて、通信エラーを
有効的に検出可能な送信ビットデータを容易に作成でき
る。また、受信手段が同一の送信ビットデータを少なく
とも２度程受信するので、通信精度が向上する。

また、データ送信手段は、各ＣＰＵが他のＣＰＵに対し
て設定された送信ビットデータと同一の送信ビットデー
タを少な（とも２セット連続させながら重複送信するよ
うに構成したので、非常に簡単な送信処理により、通信
エラーを有効に検出可能な送信ビットデータを作成でき
る。

更に、データ送信手段は、各ＣＰＵが他のＣＰＵに対し
て設定された送信データビットの各ビット毎を少なくと
も２ビット連続させながら重複送信するように構成した
ので、非常に簡単な送信処理により、通信エラーを有効
、かつ即座に検出可能な送信ビットデータを作成できる
。

従って、高周波ノイズを極めて強（影響を受けるような
システム環境においても、ＣＰＵ間で有効な通信処理を
継続できる効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すＣＰＵ間通信装置の
構成を説明するブロック図、第２図は、第１図に示した
ＣＰＵ間通間通−データットデータの一例を示す構造図
、第３図（ａ）、（ｂ）はこの発明に係るＣＰＵ間通信
装置におけるデータ通信処理手順の一例を説明するフロ
ーチャート、第４図はこの発明の他の実施例を示すＣＰ
Ｕ間通信装置の信号インタフェースを説明するブロック
図、第５図は、第４図示した信号ラインにより送信され
るビットデータの構成を説明する構造図、第６図（ａ）
、、（ｂ）はこの発明に係るＣＰＵ間通信装置における
データ通信処理手順の一例を説明するフローチャートで
ある。 図中、Ａ、ＢはＣＰＵ、ｌａはコマンド送信系、２ａは
ステータス受信系、１ｂはコマンド受信系、２ｂはステ
ータス送信系である。 ＳＢ ＳＢ 第２図 （ａ） （ｂ） ＳＢ ＳＢ （ａ） 第 図 （ｂ） 第４図

Claims (3)

【特許請求の範囲】
1. （１）各ＣＰＵが相互にシリアル通信するＣＰＵ間通信
   装置において、各ＣＰＵが他のＣＰＵに対して設定され
   た送信ビットデータと同一の送信ビットデータを重複送
   信するデータ送信手段と、各ＣＰＵが他のＣＰＵから重
   複送信される前記送信ビットデータの各ビットを比較し
   ながら受信する受信手段とを、各ＣＰＵに具備したこと
   を特徴とするＣＰＵ間通信装置。
2. （２）データ送信手段は、各ＣＰＵが他のＣＰＵに対し
   て設定された送信ビットデータと同一の送信ビットデー
   タを少なくとも２セット連続させながら重複送信するこ
   とを特徴とする請求項（１）記載のＣＰＵ間通信装置。
3. （３）データ送信手段は、各ＣＰＵが他のＣＰＵに対し
   て設定された送信データビットの各ビット毎を少なくと
   も２ビット連続させながら重複送信することを特徴とす
   る請求項（１）記載のＣＰＵ間通信装置。