JP2665067B2 - 浮動小数点加減算器 - Google Patents
浮動小数点加減算器Info
- Publication number
- JP2665067B2 JP2665067B2 JP3065535A JP6553591A JP2665067B2 JP 2665067 B2 JP2665067 B2 JP 2665067B2 JP 3065535 A JP3065535 A JP 3065535A JP 6553591 A JP6553591 A JP 6553591A JP 2665067 B2 JP2665067 B2 JP 2665067B2
- Authority
- JP
- Japan
- Prior art keywords
- normalization
- normalized
- bits
- shifter
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【0001】
【技術分野】本発明は浮動小数点加減算器に関し、特に
演算結果の正規化を行なう浮動小数点加減算器に関する
ものである。
演算結果の正規化を行なう浮動小数点加減算器に関する
ものである。
【0002】
【従来技術】従来、この種の浮動小数点加減算器は、例
えば、図2のような構成で実現されている。図中21は
浮動小数点加減算器、22は浮動小数点加減算器全体を
制御する制御回路である。
えば、図2のような構成で実現されている。図中21は
浮動小数点加減算器、22は浮動小数点加減算器全体を
制御する制御回路である。
【0003】主加減算器7では、2つのオペランド1,
2(オペランドa,オペランドbと呼ぶ)の加減算を行
なう。そして、図2では、主加減算器7の出力が正規形
でない場合には正規化した結果を最終結果としてリザル
トレジスタ18に格納する。
2(オペランドa,オペランドbと呼ぶ)の加減算を行
なう。そして、図2では、主加減算器7の出力が正規形
でない場合には正規化した結果を最終結果としてリザル
トレジスタ18に格納する。
【0004】この従来例では、この正規化を第1,第2
の正規化シフタ8,9を用いて実行している。第1の正
規化シフタ8は、加減算結果の正規化が所定の正規化桁
数以内で行なえる場合に用いられ、第2の正規化シフタ
9は、加減算結果の正規化が所定の正規化桁数以内では
行なえない場合に用いられる。
の正規化シフタ8,9を用いて実行している。第1の正
規化シフタ8は、加減算結果の正規化が所定の正規化桁
数以内で行なえる場合に用いられ、第2の正規化シフタ
9は、加減算結果の正規化が所定の正規化桁数以内では
行なえない場合に用いられる。
【0005】このように、2つの正規化シフタを使い分
けている理由は以下の通りである。すなわち、浮動小数
点演算器に入力されるオペランドは一般に正規形である
ことが多く、入力オペランドが共に正規形の場合には、
主加減算器7の出力は正規化不要もしくは、正規化が必
要であっても正規化桁数が少なくてすむ場合が多い。
けている理由は以下の通りである。すなわち、浮動小数
点演算器に入力されるオペランドは一般に正規形である
ことが多く、入力オペランドが共に正規形の場合には、
主加減算器7の出力は正規化不要もしくは、正規化が必
要であっても正規化桁数が少なくてすむ場合が多い。
【0006】従って、出現頻度が高く、演算結果から容
易に正規化桁数を求められ、かつ高速に正規化が行なえ
るケースの正規化は、第1の正規化シフタ7で行ない、
出現頻度が低く、結果から正規化桁数を求めるのが容易
でなく、かつ正規化処理に時間がかかるケースの正規化
は実行時間を延長し、第2の正規化シフタ9で行なうの
である。
易に正規化桁数を求められ、かつ高速に正規化が行なえ
るケースの正規化は、第1の正規化シフタ7で行ない、
出現頻度が低く、結果から正規化桁数を求めるのが容易
でなく、かつ正規化処理に時間がかかるケースの正規化
は実行時間を延長し、第2の正規化シフタ9で行なうの
である。
【0007】なお、浮動小数点演算器21は単体で用い
られることはまずなく、他装置等と同期して用いられる
が、上述のように演算時間を可変とすると、演算時間の
延長を他部位に通知する必要がでてくる。しかし、主加
減算器7は一般にビット幅が大きく、主加減算器7の演
算結果から上記の判定を行なっていては、判定結果を得
て他部位に通知するまでに実行時間がかかりすぎてしま
う。
られることはまずなく、他装置等と同期して用いられる
が、上述のように演算時間を可変とすると、演算時間の
延長を他部位に通知する必要がでてくる。しかし、主加
減算器7は一般にビット幅が大きく、主加減算器7の演
算結果から上記の判定を行なっていては、判定結果を得
て他部位に通知するまでに実行時間がかかりすぎてしま
う。
【0008】そこで、第1,第2の正規化シフタ8,9
のどちらを用いるかの判定は、オペランドa,オペラン
ドbの上位判定nビットのみを用いた演算結果から以下
の様に行われる。このための演算器が、第1,第2の副
加減算器10,11である。
のどちらを用いるかの判定は、オペランドa,オペラン
ドbの上位判定nビットのみを用いた演算結果から以下
の様に行われる。このための演算器が、第1,第2の副
加減算器10,11である。
【0009】第1の副加減算器10は、上位所定nビッ
トに対する下位からの桁上げがなかったものとして演算
を行ない、一方、第2の副加減算器11では、上位所定
nビットに対する下位からの桁上げがあったものとして
演算を行なう。
トに対する下位からの桁上げがなかったものとして演算
を行ない、一方、第2の副加減算器11では、上位所定
nビットに対する下位からの桁上げがあったものとして
演算を行なう。
【0010】そして、第1,第2の副加減算器10,1
1の各々の結果から桁上げがなかったものとした場合、
あったものとした場合の各々について、正規化が不要な
のか、正規化が必要な場合には、第1の正規化シフタ8
で正規化するのか、あるいは第2の正規化シフタ9で正
規化するのかを第1,第2の正規化桁数判定手段12,
13で判定させる。
1の各々の結果から桁上げがなかったものとした場合、
あったものとした場合の各々について、正規化が不要な
のか、正規化が必要な場合には、第1の正規化シフタ8
で正規化するのか、あるいは第2の正規化シフタ9で正
規化するのかを第1,第2の正規化桁数判定手段12,
13で判定させる。
【0011】第1,第2の正規化桁数判定手段12,1
3が各々、正規化不要もしくは、第1の正規化シフタ8
で正規化できる範囲であると判定した場合には、第1の
正規化桁数算出手段19で、主加減算器7の上位所定の
kビットから正規化桁数を求め、主加減算器7の出力
を、第1の正規化シフタ8を用いて正規化を行なった
後、演算結果選択手段17で第1の正規化シフタ8から
の出力を選択し、それをリザルトレジスタ18に格納し
て演算結果とする。
3が各々、正規化不要もしくは、第1の正規化シフタ8
で正規化できる範囲であると判定した場合には、第1の
正規化桁数算出手段19で、主加減算器7の上位所定の
kビットから正規化桁数を求め、主加減算器7の出力
を、第1の正規化シフタ8を用いて正規化を行なった
後、演算結果選択手段17で第1の正規化シフタ8から
の出力を選択し、それをリザルトレジスタ18に格納し
て演算結果とする。
【0012】これに対し、第1,第2の正規化桁数判定
手段10,11のどちらか一方でも第2の正規化シフタ
9で正規化すると判断した場合には、その旨を制御回路
22に通知し、浮動小数点加減算器の演算時間を延長
し、他の部位の演算の実行を遅らせるとともに、第1の
正規化シフタ8の正規化桁数を0とし、主加減算器7の
出力をそのまま第1の正規化シフタ8を通過させたもの
を、演算結果選択手段17で選択し、それを一旦リザル
トレジスタ18に格納する。そして、リザルトレジスタ
18に格納した値を、第2の正規化シフタ9と、第2の
正規化桁数算出手段20に送る。
手段10,11のどちらか一方でも第2の正規化シフタ
9で正規化すると判断した場合には、その旨を制御回路
22に通知し、浮動小数点加減算器の演算時間を延長
し、他の部位の演算の実行を遅らせるとともに、第1の
正規化シフタ8の正規化桁数を0とし、主加減算器7の
出力をそのまま第1の正規化シフタ8を通過させたもの
を、演算結果選択手段17で選択し、それを一旦リザル
トレジスタ18に格納する。そして、リザルトレジスタ
18に格納した値を、第2の正規化シフタ9と、第2の
正規化桁数算出手段20に送る。
【0013】第2の正規化桁数算出手段20では、正規
化桁数を求めて、第2の正規化シフタ9に送る。第2の
正規化シフタ9では、第2の正規化桁数算出手段20で
求めた正規化桁数に従って正規化を行ない、その結果を
演算結果選択手段17に再び入力させる。そして、演算
結果選択手段17では、第2の正規化シフタ9の出力を
選択し、それをリザルトレジスタ18に格納して演算結
果とするのである。
化桁数を求めて、第2の正規化シフタ9に送る。第2の
正規化シフタ9では、第2の正規化桁数算出手段20で
求めた正規化桁数に従って正規化を行ない、その結果を
演算結果選択手段17に再び入力させる。そして、演算
結果選択手段17では、第2の正規化シフタ9の出力を
選択し、それをリザルトレジスタ18に格納して演算結
果とするのである。
【0014】上述した従来の浮動小数点加減算器による
と、第1,第2の正規化桁数判定手段12,13のうち
どちらか一方でも、第2の正規化シフタ9でなければ正
規化できないと判定すれば、正規化は第2の正規化シフ
タ9で行なうことになる。これでは、実際には第1の正
規化シフタ8で正規化を行なえる場合であっても、第2
の正規化シフタ9で正規化を行なう可能性があり、それ
によって必要以上に演算の実行時間が長くなってしまう
場合があるという欠点がある。
と、第1,第2の正規化桁数判定手段12,13のうち
どちらか一方でも、第2の正規化シフタ9でなければ正
規化できないと判定すれば、正規化は第2の正規化シフ
タ9で行なうことになる。これでは、実際には第1の正
規化シフタ8で正規化を行なえる場合であっても、第2
の正規化シフタ9で正規化を行なう可能性があり、それ
によって必要以上に演算の実行時間が長くなってしまう
場合があるという欠点がある。
【0015】以下に、このような問題が生じる例を示
す。なお、前提条件として、上位所定nビットのnを6
とし、第1,第2の正規化シフタ8,9では、2進正規
化を行なうものとする。また、正規化桁数が2以内の場
合は、第1の正規化シフタ8で正規化を行ない、正規化
桁数3以上の場合は、第2の正規化シフタ9で正規化を
行なうことにする。
す。なお、前提条件として、上位所定nビットのnを6
とし、第1,第2の正規化シフタ8,9では、2進正規
化を行なうものとする。また、正規化桁数が2以内の場
合は、第1の正規化シフタ8で正規化を行ない、正規化
桁数3以上の場合は、第2の正規化シフタ9で正規化を
行なうことにする。
【0016】さらに、演算はオペランドa,オペランド
bの加算を行なうことにする。この時、オペランドaの
上位所定nビットが0.00011,オペランドbの上
位所定nビットが0.00000であると、第1の副加
減算器7では、上位所定のnビットに対する桁上げがな
いものとして演算を行なうので、第1の副加減算器10
の演算結果は0.00011であり、この場合の正規化
桁数は3である。
bの加算を行なうことにする。この時、オペランドaの
上位所定nビットが0.00011,オペランドbの上
位所定nビットが0.00000であると、第1の副加
減算器7では、上位所定のnビットに対する桁上げがな
いものとして演算を行なうので、第1の副加減算器10
の演算結果は0.00011であり、この場合の正規化
桁数は3である。
【0017】一方、第2の副加減算器11では、上位所
定nビットに対する桁上げがあるものとして演算を行な
うので、第2の副加減算器11の演算結果は0.001
00であり、この場合の正規化桁数は2である。
定nビットに対する桁上げがあるものとして演算を行な
うので、第2の副加減算器11の演算結果は0.001
00であり、この場合の正規化桁数は2である。
【0018】したがって、第1の正規化桁数判定手段1
2で、第2の正規化シフタ9を用いると判定するので、
正規化は第2のシフタ9で行なわれる。この場合、実際
に上位所定nビットへの桁上げがあれば、第1の正規化
シフタ8で正規化できるのであるが、その場合でも第2
の正規化シフタ9で正規化を行なうことになり、必要以
上に演算の実行時間が長くなってしまう。
2で、第2の正規化シフタ9を用いると判定するので、
正規化は第2のシフタ9で行なわれる。この場合、実際
に上位所定nビットへの桁上げがあれば、第1の正規化
シフタ8で正規化できるのであるが、その場合でも第2
の正規化シフタ9で正規化を行なうことになり、必要以
上に演算の実行時間が長くなってしまう。
【0019】しかしながら、主加減算器7の演算結果か
ら第1,第2の正規化シフタ8,9のどちらを用いるか
という判定をするのでは、シフタを選択するまでの時間
がかかりすぎてしまうという欠点がある。
ら第1,第2の正規化シフタ8,9のどちらを用いるか
という判定をするのでは、シフタを選択するまでの時間
がかかりすぎてしまうという欠点がある。
【0020】
【発明の目的】本発明の目的は、第1,第2の正規化シ
フタのうちどちらを使用するかの判定を正確にかつ短時
間に行なうようにした浮動小数点加減算器を提供するこ
とである。
フタのうちどちらを使用するかの判定を正確にかつ短時
間に行なうようにした浮動小数点加減算器を提供するこ
とである。
【0021】
【発明の構成】本発明による浮動小数点加減算器は、2
つのオペランドの加減算を行う加減算器と、この加減算
結果の正規化桁数が所定数以内の場合に使用されて当該
正規化を高速に行い得る第1の正規化シフタと、前記正
規化桁数が前記所定数より大きい場合に使用されて当該
正規化を前記第1の正規化シフタによる正規化に比して
より低速で行う第2の正規化シフタと、前記2つのオペ
ランドの上位nビットの各々を用いてこのnビットに対
する下位からの桁上げがない場合に前記第1及び第2の
正規化シフタのいずれを使用するかを判定する第1の正
規化桁数判定手段と、前記2つのオペランドの上位nビ
ットの各々を用いてこの上位nビットに対する下位から
の桁上げがある場合に前記第1及び第2の正規化シフタ
のいずれを使用するかを判定する第2の正規化桁数判定
手段と、前記2つのオペランドの前記上位nビットの各
々に連続するmビットの各々の加減算を行った場合の桁
上げの発生条件及び桁上げ伝播条件に基いて、前記第1
及び第2の正規化桁数判定手段により判定して前記第1
及び第2の正規化シフタの選択をなす選択手段とを含む
ことを特徴とする。
つのオペランドの加減算を行う加減算器と、この加減算
結果の正規化桁数が所定数以内の場合に使用されて当該
正規化を高速に行い得る第1の正規化シフタと、前記正
規化桁数が前記所定数より大きい場合に使用されて当該
正規化を前記第1の正規化シフタによる正規化に比して
より低速で行う第2の正規化シフタと、前記2つのオペ
ランドの上位nビットの各々を用いてこのnビットに対
する下位からの桁上げがない場合に前記第1及び第2の
正規化シフタのいずれを使用するかを判定する第1の正
規化桁数判定手段と、前記2つのオペランドの上位nビ
ットの各々を用いてこの上位nビットに対する下位から
の桁上げがある場合に前記第1及び第2の正規化シフタ
のいずれを使用するかを判定する第2の正規化桁数判定
手段と、前記2つのオペランドの前記上位nビットの各
々に連続するmビットの各々の加減算を行った場合の桁
上げの発生条件及び桁上げ伝播条件に基いて、前記第1
及び第2の正規化桁数判定手段により判定して前記第1
及び第2の正規化シフタの選択をなす選択手段とを含む
ことを特徴とする。
【0022】
【実施例】以下、図面を用いて本発明の実施例について
詳述する。
詳述する。
【0023】図1は、本発明の実施例の回路ブロック図
であり、図2と同等部分は同一符号により示している。
本実施例では2つのオペランドa,bの上位所定nビッ
ト3,4に連続する下位所定mビットを用いて、主加減
算器7におけるこの下位所定mビットから上位所定nビ
ットへの桁上げの発生条件と伝播条件とを、正規化桁数
選択制御手段14で求める。
であり、図2と同等部分は同一符号により示している。
本実施例では2つのオペランドa,bの上位所定nビッ
ト3,4に連続する下位所定mビットを用いて、主加減
算器7におけるこの下位所定mビットから上位所定nビ
ットへの桁上げの発生条件と伝播条件とを、正規化桁数
選択制御手段14で求める。
【0024】そして、下位所定mビットから上位所定n
ビットへの桁上げの発生条件が1の場合は、上位所定n
ビットへの桁上げが必ずあるので、正規化桁数選択手段
16では第2の正規化桁数判定手段13からの出力を選
択する。下位所定mビットからまた上位所定nビットへ
の桁上げの発生条件も伝播条件も0の場合は、上位所定
nビットへの桁上げは必ずないので、正規化桁数選択手
段16では第1の正規化桁数判定手段12からの出力を
選択する。
ビットへの桁上げの発生条件が1の場合は、上位所定n
ビットへの桁上げが必ずあるので、正規化桁数選択手段
16では第2の正規化桁数判定手段13からの出力を選
択する。下位所定mビットからまた上位所定nビットへ
の桁上げの発生条件も伝播条件も0の場合は、上位所定
nビットへの桁上げは必ずないので、正規化桁数選択手
段16では第1の正規化桁数判定手段12からの出力を
選択する。
【0025】しかし、下位所定mビットから上位所定n
ビットへの桁上げの発生条件が0,伝播条件が1の場合
には、この情報だけでは桁上げがあるかないかの特定は
できない。従って、この場合は従来と同様の処理を行な
う。
ビットへの桁上げの発生条件が0,伝播条件が1の場合
には、この情報だけでは桁上げがあるかないかの特定は
できない。従って、この場合は従来と同様の処理を行な
う。
【0026】正規化桁数選択手段16の出力から、正規
化が不要であるか否か、正規化が必要な場合、第1の正
規化シフタ8で正規化するのか、あるいは第2の正規化
シフタ9で正規化するのかの判定をした後の第1,第2
の正規化シフタ8,9、演算結果選択手段17、リザル
トレジスタ18、第1,第2の正規化桁数算出手段1
9,20の働きは、図2のそれ等と同じである。
化が不要であるか否か、正規化が必要な場合、第1の正
規化シフタ8で正規化するのか、あるいは第2の正規化
シフタ9で正規化するのかの判定をした後の第1,第2
の正規化シフタ8,9、演算結果選択手段17、リザル
トレジスタ18、第1,第2の正規化桁数算出手段1
9,20の働きは、図2のそれ等と同じである。
【0027】以下に、図1を用いた場合の例を示す。な
お前提条件は、上位所定のnビットのnは6とし、2進
正規化を行なう。また、第1の正規化シフタ8で正規化
を行なうのは、正規化桁数が2以内の場合で、正規化桁
数が3以上の場合は第2の正規化シフタ9で正規化を行
なう。
お前提条件は、上位所定のnビットのnは6とし、2進
正規化を行なう。また、第1の正規化シフタ8で正規化
を行なうのは、正規化桁数が2以内の場合で、正規化桁
数が3以上の場合は第2の正規化シフタ9で正規化を行
なう。
【0028】さらに、上位所定nビットに連続する下位
所定mビットのmは1とし、演算はオペランドa,オペ
ランドbの加算を行なうこととする。この時、オペレン
ドaの上位所定nビットが0.00011,それに連続
する下位所定mビットが1,オペランドbの上位所定n
ビットが0.00000,それに連続する下位所定mビ
ットが1であるとする。
所定mビットのmは1とし、演算はオペランドa,オペ
ランドbの加算を行なうこととする。この時、オペレン
ドaの上位所定nビットが0.00011,それに連続
する下位所定mビットが1,オペランドbの上位所定n
ビットが0.00000,それに連続する下位所定mビ
ットが1であるとする。
【0029】第1の副加減算器10の演算結果は0.0
0011であるので、この場合の正規化桁数は3とな
り、第1の正規化桁数判定手段12では、第2の正規化
シフタ9で正規化を行なうと判定する。
0011であるので、この場合の正規化桁数は3とな
り、第1の正規化桁数判定手段12では、第2の正規化
シフタ9で正規化を行なうと判定する。
【0030】一方、第2の副加減算器11の演算結果は
0.00100であるので、この場合の正規化桁数は2
となり、第2の正規化桁数判定手段13では、第1の正
規化シフタ8で正規化を行なうと判定する。
0.00100であるので、この場合の正規化桁数は2
となり、第2の正規化桁数判定手段13では、第1の正
規化シフタ8で正規化を行なうと判定する。
【0031】また、上位所定nビットに対する下位所定
mビットからの桁上げの発生条件が1となり、上位所定
nビットに対する下位所定mビットからの桁上げが、正
規化桁数選択制御手段14により検出される。そこで、
桁上げがあるものとして演算を行った結果から第1,第
2どちらの正規化シフタで正規化を行なうかを判定した
第2の正規化桁数判定手段13の判定結果を用いること
になる。よって、第1の正規化シフタで正規化を行なう
ことになる。
mビットからの桁上げの発生条件が1となり、上位所定
nビットに対する下位所定mビットからの桁上げが、正
規化桁数選択制御手段14により検出される。そこで、
桁上げがあるものとして演算を行った結果から第1,第
2どちらの正規化シフタで正規化を行なうかを判定した
第2の正規化桁数判定手段13の判定結果を用いること
になる。よって、第1の正規化シフタで正規化を行なう
ことになる。
【0032】これにより、従来の判定方法では、第2の
正規化シフタ9で正規化を行なうことになるケースが、
本発明を用いることにより、第2の正規化シフタ9を用
いずにすむことになり、必要以上に演算の実行時間が長
くなることが防げる。
正規化シフタ9で正規化を行なうことになるケースが、
本発明を用いることにより、第2の正規化シフタ9を用
いずにすむことになり、必要以上に演算の実行時間が長
くなることが防げる。
【0033】
【発明の効果】以上述べた如く、本発明によれば、2つ
のオペランドの加減算結果の正規化シフト数の判定を、
これ等2つのオペランドの上位所定nビットの加減算結
果以外に、更にこのnビットに連続する下位mビットの
加減算結果によっても行なうようにしたので、正確かつ
短時間に行なうようにすることができるという効果があ
る。
のオペランドの加減算結果の正規化シフト数の判定を、
これ等2つのオペランドの上位所定nビットの加減算結
果以外に、更にこのnビットに連続する下位mビットの
加減算結果によっても行なうようにしたので、正確かつ
短時間に行なうようにすることができるという効果があ
る。
【図1】本発明の実施例の回路ブロック図である。
【図2】従来の浮動小数点加減算器の回路ブロック図で
ある。
ある。
1,2 オペランド 7 主加減算器 8,9 正規化シフタ 10,11 副加減算器 12,13 正規化桁数判定手段 14 正規化桁数選択制御手段 15 オアゲート 16 正規化桁数選択手段 19,20 正規化桁数算出手段
Claims (1)
- 【請求項1】 2つのオペランドの加減算を行う加減算
器と、この加減算結果の正規化桁数が所定数以内の場合
に使用されて当該正規化を高速に行い得る第1の正規化
シフタと、前記正規化桁数が前記所定数より大きい場合
に使用されて当該正規化を前記第1の正規化シフタによ
る正規化に比してより低速で行う第2の正規化シフタ
と、前記2つのオペランドの上位nビットの各々を用い
てこのnビットに対する下位からの桁上げがない場合に
前記第1及び第2の正規化シフタのいずれを使用するか
を判定する第1の正規化桁数判定手段と、前記2つのオ
ペランドの上位nビットの各々を用いてこの上位nビッ
トに対する下位からの桁上げがある場合に前記第1及び
第2の正規化シフタのいずれを使用するかを判定する第
2の正規化桁数判定手段と、前記2つのオペランドの前
記上位nビットの各々に連続するmビットの各々の加減
算を行った場合の桁上げの発生条件及び桁上げ伝播条件
に基いて、前記第1及び第2の正規化桁数判定手段によ
り判定して前記第1及び第2の正規化シフタの選択をな
す選択手段とを含むことを特徴とする浮動小数点加減算
器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3065535A JP2665067B2 (ja) | 1991-03-06 | 1991-03-06 | 浮動小数点加減算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3065535A JP2665067B2 (ja) | 1991-03-06 | 1991-03-06 | 浮動小数点加減算器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04278630A JPH04278630A (ja) | 1992-10-05 |
JP2665067B2 true JP2665067B2 (ja) | 1997-10-22 |
Family
ID=13289807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3065535A Expired - Lifetime JP2665067B2 (ja) | 1991-03-06 | 1991-03-06 | 浮動小数点加減算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2665067B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59226944A (ja) * | 1983-06-09 | 1984-12-20 | Fujitsu Ltd | 浮動小数点デ−タ加減算方式 |
-
1991
- 1991-03-06 JP JP3065535A patent/JP2665067B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04278630A (ja) | 1992-10-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5010508A (en) | Prenormalization for a floating-point adder | |
US5367477A (en) | Method and apparatus for performing parallel zero detection in a data processing system | |
JP2511527B2 (ja) | 浮動小数点演算器 | |
US7680874B2 (en) | Adder | |
US6629118B1 (en) | Zero result prediction | |
JP2665067B2 (ja) | 浮動小数点加減算器 | |
JPH03135627A (ja) | ファジイ演算装置 | |
JP2509279B2 (ja) | 浮動小数点数一固定小数点数変換装置 | |
JPH0511980A (ja) | 桁あふれ検出方式とその回路 | |
JP2807170B2 (ja) | 演算装置 | |
JP3064405B2 (ja) | 複素数の演算処理方式 | |
JP3310316B2 (ja) | 演算装置 | |
JP2556904B2 (ja) | 高速加減算演算装置 | |
JP3530418B2 (ja) | 乗算装置 | |
JPH0799808B2 (ja) | 算術論理演算装置 | |
JPH11312076A (ja) | 10進演算装置 | |
JP3111695B2 (ja) | 演算処理装置 | |
JP3110072B2 (ja) | 事前正規化回路 | |
JPH04260122A (ja) | 加減算高速桁合せ回路 | |
JPH05100825A (ja) | 正規化浮動小数点加減算器 | |
JPH0414173A (ja) | 固定小数点演算器 | |
JPH04246722A (ja) | 加減算器 | |
JPH0239233A (ja) | 浮動小数点加算器 | |
JP2575856B2 (ja) | 演算回路 | |
JP2001092639A (ja) | 除算・開平演算装置 |