JP2665067B2 - 浮動小数点加減算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は浮動小数点加減算器に関し、特に
演算結果の正規化を行なう浮動小数点加減算器に関する
ものである。

【０００２】

【従来技術】従来、この種の浮動小数点加減算器は、例
えば、図２のような構成で実現されている。図中２１は
浮動小数点加減算器、２２は浮動小数点加減算器全体を
制御する制御回路である。

【０００３】主加減算器７では、２つのオペランド１，
２（オペランドａ，オペランドｂと呼ぶ）の加減算を行
なう。そして、図２では、主加減算器７の出力が正規形
でない場合には正規化した結果を最終結果としてリザル
トレジスタ１８に格納する。

【０００４】この従来例では、この正規化を第１，第２
の正規化シフタ８，９を用いて実行している。第１の正
規化シフタ８は、加減算結果の正規化が所定の正規化桁
数以内で行なえる場合に用いられ、第２の正規化シフタ
９は、加減算結果の正規化が所定の正規化桁数以内では
行なえない場合に用いられる。

【０００５】このように、２つの正規化シフタを使い分
けている理由は以下の通りである。すなわち、浮動小数
点演算器に入力されるオペランドは一般に正規形である
ことが多く、入力オペランドが共に正規形の場合には、
主加減算器７の出力は正規化不要もしくは、正規化が必
要であっても正規化桁数が少なくてすむ場合が多い。

【０００６】従って、出現頻度が高く、演算結果から容
易に正規化桁数を求められ、かつ高速に正規化が行なえ
るケースの正規化は、第１の正規化シフタ７で行ない、
出現頻度が低く、結果から正規化桁数を求めるのが容易
でなく、かつ正規化処理に時間がかかるケースの正規化
は実行時間を延長し、第２の正規化シフタ９で行なうの
である。

【０００７】なお、浮動小数点演算器２１は単体で用い
られることはまずなく、他装置等と同期して用いられる
が、上述のように演算時間を可変とすると、演算時間の
延長を他部位に通知する必要がでてくる。しかし、主加
減算器７は一般にビット幅が大きく、主加減算器７の演
算結果から上記の判定を行なっていては、判定結果を得
て他部位に通知するまでに実行時間がかかりすぎてしま
う。

【０００８】そこで、第１，第２の正規化シフタ８，９
のどちらを用いるかの判定は、オペランドａ，オペラン
ドｂの上位判定ｎビットのみを用いた演算結果から以下
の様に行われる。このための演算器が、第１，第２の副
加減算器１０，１１である。

【０００９】第１の副加減算器１０は、上位所定ｎビッ
トに対する下位からの桁上げがなかったものとして演算
を行ない、一方、第２の副加減算器１１では、上位所定
ｎビットに対する下位からの桁上げがあったものとして
演算を行なう。

【００１０】そして、第１，第２の副加減算器１０，１
１の各々の結果から桁上げがなかったものとした場合、
あったものとした場合の各々について、正規化が不要な
のか、正規化が必要な場合には、第１の正規化シフタ８
で正規化するのか、あるいは第２の正規化シフタ９で正
規化するのかを第１，第２の正規化桁数判定手段１２，
１３で判定させる。

【００１１】第１，第２の正規化桁数判定手段１２，１
３が各々、正規化不要もしくは、第１の正規化シフタ８
で正規化できる範囲であると判定した場合には、第１の
正規化桁数算出手段１９で、主加減算器７の上位所定の
ｋビットから正規化桁数を求め、主加減算器７の出力
を、第１の正規化シフタ８を用いて正規化を行なった
後、演算結果選択手段１７で第１の正規化シフタ８から
の出力を選択し、それをリザルトレジスタ１８に格納し
て演算結果とする。

【００１２】これに対し、第１，第２の正規化桁数判定
手段１０，１１のどちらか一方でも第２の正規化シフタ
９で正規化すると判断した場合には、その旨を制御回路
２２に通知し、浮動小数点加減算器の演算時間を延長
し、他の部位の演算の実行を遅らせるとともに、第１の
正規化シフタ８の正規化桁数を０とし、主加減算器７の
出力をそのまま第１の正規化シフタ８を通過させたもの
を、演算結果選択手段１７で選択し、それを一旦リザル
トレジスタ１８に格納する。そして、リザルトレジスタ
１８に格納した値を、第２の正規化シフタ９と、第２の
正規化桁数算出手段２０に送る。

【００１３】第２の正規化桁数算出手段２０では、正規
化桁数を求めて、第２の正規化シフタ９に送る。第２の
正規化シフタ９では、第２の正規化桁数算出手段２０で
求めた正規化桁数に従って正規化を行ない、その結果を
演算結果選択手段１７に再び入力させる。そして、演算
結果選択手段１７では、第２の正規化シフタ９の出力を
選択し、それをリザルトレジスタ１８に格納して演算結
果とするのである。

【００１４】上述した従来の浮動小数点加減算器による
と、第１，第２の正規化桁数判定手段１２，１３のうち
どちらか一方でも、第２の正規化シフタ９でなければ正
規化できないと判定すれば、正規化は第２の正規化シフ
タ９で行なうことになる。これでは、実際には第１の正
規化シフタ８で正規化を行なえる場合であっても、第２
の正規化シフタ９で正規化を行なう可能性があり、それ
によって必要以上に演算の実行時間が長くなってしまう
場合があるという欠点がある。

【００１５】以下に、このような問題が生じる例を示
す。なお、前提条件として、上位所定ｎビットのｎを６
とし、第１，第２の正規化シフタ８，９では、２進正規
化を行なうものとする。また、正規化桁数が２以内の場
合は、第１の正規化シフタ８で正規化を行ない、正規化
桁数３以上の場合は、第２の正規化シフタ９で正規化を
行なうことにする。

【００１６】さらに、演算はオペランドａ，オペランド
ｂの加算を行なうことにする。この時、オペランドａの
上位所定ｎビットが０．０００１１，オペランドｂの上
位所定ｎビットが０．０００００であると、第１の副加
減算器７では、上位所定のｎビットに対する桁上げがな
いものとして演算を行なうので、第１の副加減算器１０
の演算結果は０．０００１１であり、この場合の正規化
桁数は３である。

【００１７】一方、第２の副加減算器１１では、上位所
定ｎビットに対する桁上げがあるものとして演算を行な
うので、第２の副加減算器１１の演算結果は０．００１
００であり、この場合の正規化桁数は２である。

【００１８】したがって、第１の正規化桁数判定手段１
２で、第２の正規化シフタ９を用いると判定するので、
正規化は第２のシフタ９で行なわれる。この場合、実際
に上位所定ｎビットへの桁上げがあれば、第１の正規化
シフタ８で正規化できるのであるが、その場合でも第２
の正規化シフタ９で正規化を行なうことになり、必要以
上に演算の実行時間が長くなってしまう。

【００１９】しかしながら、主加減算器７の演算結果か
ら第１，第２の正規化シフタ８，９のどちらを用いるか
という判定をするのでは、シフタを選択するまでの時間
がかかりすぎてしまうという欠点がある。

【００２０】

【発明の目的】本発明の目的は、第１，第２の正規化シ
フタのうちどちらを使用するかの判定を正確にかつ短時
間に行なうようにした浮動小数点加減算器を提供するこ
とである。

【００２１】

【発明の構成】本発明による浮動小数点加減算器は、２
つのオペランドの加減算を行う加減算器と、この加減算
結果の正規化桁数が所定数以内の場合に使用されて当該
正規化を高速に行い得る第１の正規化シフタと、前記正
規化桁数が前記所定数より大きい場合に使用されて当該
正規化を前記第１の正規化シフタによる正規化に比して
より低速で行う第２の正規化シフタと、前記２つのオペ
ランドの上位ｎビットの各々を用いてこのｎビットに対
する下位からの桁上げがない場合に前記第１及び第２の
正規化シフタのいずれを使用するかを判定する第１の正
規化桁数判定手段と、前記２つのオペランドの上位ｎビ
ットの各々を用いてこの上位ｎビットに対する下位から
の桁上げがある場合に前記第１及び第２の正規化シフタ
のいずれを使用するかを判定する第２の正規化桁数判定
手段と、前記２つのオペランドの前記上位ｎビットの各
々に連続するｍビットの各々の加減算を行った場合の桁
上げの発生条件及び桁上げ伝播条件に基いて、前記第１
及び第２の正規化桁数判定手段により判定して前記第１
及び第２の正規化シフタの選択をなす選択手段とを含む
ことを特徴とする。

【００２２】

【実施例】以下、図面を用いて本発明の実施例について
詳述する。

【００２３】図１は、本発明の実施例の回路ブロック図
であり、図２と同等部分は同一符号により示している。
本実施例では２つのオペランドａ，ｂの上位所定ｎビッ
ト３，４に連続する下位所定ｍビットを用いて、主加減
算器７におけるこの下位所定ｍビットから上位所定ｎビ
ットへの桁上げの発生条件と伝播条件とを、正規化桁数
選択制御手段１４で求める。

【００２４】そして、下位所定ｍビットから上位所定ｎ
ビットへの桁上げの発生条件が１の場合は、上位所定ｎ
ビットへの桁上げが必ずあるので、正規化桁数選択手段
１６では第２の正規化桁数判定手段１３からの出力を選
択する。下位所定ｍビットからまた上位所定ｎビットへ
の桁上げの発生条件も伝播条件も０の場合は、上位所定
ｎビットへの桁上げは必ずないので、正規化桁数選択手
段１６では第１の正規化桁数判定手段１２からの出力を
選択する。

【００２５】しかし、下位所定ｍビットから上位所定ｎ
ビットへの桁上げの発生条件が０，伝播条件が１の場合
には、この情報だけでは桁上げがあるかないかの特定は
できない。従って、この場合は従来と同様の処理を行な
う。

【００２６】正規化桁数選択手段１６の出力から、正規
化が不要であるか否か、正規化が必要な場合、第１の正
規化シフタ８で正規化するのか、あるいは第２の正規化
シフタ９で正規化するのかの判定をした後の第１，第２
の正規化シフタ８，９、演算結果選択手段１７、リザル
トレジスタ１８、第１，第２の正規化桁数算出手段１
９，２０の働きは、図２のそれ等と同じである。

【００２７】以下に、図１を用いた場合の例を示す。な
お前提条件は、上位所定のｎビットのｎは６とし、２進
正規化を行なう。また、第１の正規化シフタ８で正規化
を行なうのは、正規化桁数が２以内の場合で、正規化桁
数が３以上の場合は第２の正規化シフタ９で正規化を行
なう。

【００２８】さらに、上位所定ｎビットに連続する下位
所定ｍビットのｍは１とし、演算はオペランドａ，オペ
ランドｂの加算を行なうこととする。この時、オペレン
ドａの上位所定ｎビットが０．０００１１，それに連続
する下位所定ｍビットが１，オペランドｂの上位所定ｎ
ビットが０．０００００，それに連続する下位所定ｍビ
ットが１であるとする。

【００２９】第１の副加減算器１０の演算結果は０．０
００１１であるので、この場合の正規化桁数は３とな
り、第１の正規化桁数判定手段１２では、第２の正規化
シフタ９で正規化を行なうと判定する。

【００３０】一方、第２の副加減算器１１の演算結果は
０．００１００であるので、この場合の正規化桁数は２
となり、第２の正規化桁数判定手段１３では、第１の正
規化シフタ８で正規化を行なうと判定する。

【００３１】また、上位所定ｎビットに対する下位所定
ｍビットからの桁上げの発生条件が１となり、上位所定
ｎビットに対する下位所定ｍビットからの桁上げが、正
規化桁数選択制御手段１４により検出される。そこで、
桁上げがあるものとして演算を行った結果から第１，第
２どちらの正規化シフタで正規化を行なうかを判定した
第２の正規化桁数判定手段１３の判定結果を用いること
になる。よって、第１の正規化シフタで正規化を行なう
ことになる。

【００３２】これにより、従来の判定方法では、第２の
正規化シフタ９で正規化を行なうことになるケースが、
本発明を用いることにより、第２の正規化シフタ９を用
いずにすむことになり、必要以上に演算の実行時間が長
くなることが防げる。

【００３３】

【発明の効果】以上述べた如く、本発明によれば、２つ
のオペランドの加減算結果の正規化シフト数の判定を、
これ等２つのオペランドの上位所定ｎビットの加減算結
果以外に、更にこのｎビットに連続する下位ｍビットの
加減算結果によっても行なうようにしたので、正確かつ
短時間に行なうようにすることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施例の回路ブロック図である。

【図２】従来の浮動小数点加減算器の回路ブロック図で
ある。

【符号の説明】

１，２ オペランド ７ 主加減算器 ８，９ 正規化シフタ １０，１１ 副加減算器 １２，１３ 正規化桁数判定手段 １４ 正規化桁数選択制御手段 １５ オアゲート １６ 正規化桁数選択手段 １９，２０ 正規化桁数算出手段

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ２つのオペランドの加減算を行う加減算
   器と、この加減算結果の正規化桁数が所定数以内の場合
   に使用されて当該正規化を高速に行い得る第１の正規化
   シフタと、前記正規化桁数が前記所定数より大きい場合
   に使用されて当該正規化を前記第１の正規化シフタによ
   る正規化に比してより低速で行う第２の正規化シフタ
   と、前記２つのオペランドの上位ｎビットの各々を用い
   てこのｎビットに対する下位からの桁上げがない場合に
   前記第１及び第２の正規化シフタのいずれを使用するか
   を判定する第１の正規化桁数判定手段と、前記２つのオ
   ペランドの上位ｎビットの各々を用いてこの上位ｎビッ
   トに対する下位からの桁上げがある場合に前記第１及び
   第２の正規化シフタのいずれを使用するかを判定する第
   ２の正規化桁数判定手段と、前記２つのオペランドの前
   記上位ｎビットの各々に連続するｍビットの各々の加減
   算を行った場合の桁上げの発生条件及び桁上げ伝播条件
   に基いて、前記第１及び第２の正規化桁数判定手段によ
   り判定して前記第１及び第２の正規化シフタの選択をな
   す選択手段とを含むことを特徴とする浮動小数点加減算
   器。