JPH0460476A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0460476A JPH0460476A JP2172290A JP17229090A JPH0460476A JP H0460476 A JPH0460476 A JP H0460476A JP 2172290 A JP2172290 A JP 2172290A JP 17229090 A JP17229090 A JP 17229090A JP H0460476 A JPH0460476 A JP H0460476A
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- semiconductor integrated
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Links
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- 238000012360 testing method Methods 0.000 claims abstract description 39
- 230000002950 deficient Effects 0.000 abstract description 14
- 230000007547 defect Effects 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 208000024891 symptom Diseases 0.000 description 4
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 3
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010998 test method Methods 0.000 description 3
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 1
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- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
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Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に関する。
従来の技術
半導体集積回路の良否判定のテストにおいては、近年、
その半導体集積回路の機能が複雑化するにつれて不良症
状が多様化してきており、これが良否判定テストの効率
化の妨げとなっている。
その半導体集積回路の機能が複雑化するにつれて不良症
状が多様化してきており、これが良否判定テストの効率
化の妨げとなっている。
半導体集積回路におけるそのような不良症状の1つとし
て、たとえば第6図に示すような固定化したレベルの入
力が与えられる論理回路INVIINV2を含む場合の
、これらの論理回路INV1、INV2ての不良症状が
ある。
て、たとえば第6図に示すような固定化したレベルの入
力が与えられる論理回路INVIINV2を含む場合の
、これらの論理回路INV1、INV2ての不良症状が
ある。
上記論理回路INVIはたと7−ば正電位の電圧VDD
を入力とするイン/く−9であり、論理回路丁NV2は
グランド電位を入力とするインバータである。
を入力とするイン/く−9であり、論理回路丁NV2は
グランド電位を入力とするインバータである。
このうち、論理回路I N V 2の入力側において第
7図に符号りで示すような断線がある場合、その入力側
の符号Aで示す電位は不定となってしまつ 。
7図に符号りで示すような断線がある場合、その入力側
の符号Aで示す電位は不定となってしまつ 。
そのため、出荷時の良否判定テストの時点において、A
点の電位がr□Jつまりローレベルであれば、その論理
回路INV2の出力は「1」つまりハイレベルとなる。
点の電位がr□Jつまりローレベルであれば、その論理
回路INV2の出力は「1」つまりハイレベルとなる。
すなわち、良品の場合の出力と同じになり、不良品であ
るのに良品として出荷される可能性が多分にある。
るのに良品として出荷される可能性が多分にある。
発明が解決しようとする課題
このように、固定化したレベルの入力が与えられる論理
回路を含む従来の半導体集積回路においては、上述した
不良症状を良否判定テストによってチェンクすることが
困難で、出荷品質の低下を招くという問題点があった。
回路を含む従来の半導体集積回路においては、上述した
不良症状を良否判定テストによってチェンクすることが
困難で、出荷品質の低下を招くという問題点があった。
したかって、本発明の目的は、固定化したしベルの入力
か与えられる論理回路などを含む場合で・も、その回路
の欠陥を良否判定テストにおいて確実に見付は出す二と
のできる半導体集積回路を提供することである。
か与えられる論理回路などを含む場合で・も、その回路
の欠陥を良否判定テストにおいて確実に見付は出す二と
のできる半導体集積回路を提供することである。
課題を解決するための手段
本発明は、常時固定化したレベルの入力か与えられる論
理回路、および常時固定化したレベルの入力を受けて抵
抗素子として機能する回路素子のいずれか一方または両
方を含む半導体集積回路において、 半導体集積回路外部に設けられ、テスト時に外部から制
御可能な信号を入力するための入力端子と、 前記入力端子に接続され、その入力端子から入力される
信号に応じて、前記論理回路および回路素子における固
定化したレベルの入力を受けるための端子に与える入力
を生成する入力生成回路とを備え、 テスト時には前記入力端子から入力する信号を制御する
ことによって、前記入力生成回路から前記論理回路およ
び回路素子における固定化したしベルの入力を受けるた
めの端子に与えられる入力のレベルを可変設定し、それ
に伴う出力の変化の有無から論理回路および回路素子の
良否を判定し、実使用時には前記入力生成回路から前記
論理回路および回路素子に与えられる入力が規定の固定
化したレベルの入力となるように前記入力端子に入力す
る信号を固定化するようにしたことを特徴とする半導体
集積回路である。
理回路、および常時固定化したレベルの入力を受けて抵
抗素子として機能する回路素子のいずれか一方または両
方を含む半導体集積回路において、 半導体集積回路外部に設けられ、テスト時に外部から制
御可能な信号を入力するための入力端子と、 前記入力端子に接続され、その入力端子から入力される
信号に応じて、前記論理回路および回路素子における固
定化したレベルの入力を受けるための端子に与える入力
を生成する入力生成回路とを備え、 テスト時には前記入力端子から入力する信号を制御する
ことによって、前記入力生成回路から前記論理回路およ
び回路素子における固定化したしベルの入力を受けるた
めの端子に与えられる入力のレベルを可変設定し、それ
に伴う出力の変化の有無から論理回路および回路素子の
良否を判定し、実使用時には前記入力生成回路から前記
論理回路および回路素子に与えられる入力が規定の固定
化したレベルの入力となるように前記入力端子に入力す
る信号を固定化するようにしたことを特徴とする半導体
集積回路である。
作 用
本発明に従えば、半導体集積回路の良否判定テストにお
いて入力端子から入力する信号を制御することによって
、実使用時に固定化したレベルの入力が与えられるべき
論理回路および回路素子の端子にレベルを可変設定して
入力を与え、それに伴い論理回路および回路素子の出力
が変化するか否かを確認することで良否を判定できる。
いて入力端子から入力する信号を制御することによって
、実使用時に固定化したレベルの入力が与えられるべき
論理回路および回路素子の端子にレベルを可変設定して
入力を与え、それに伴い論理回路および回路素子の出力
が変化するか否かを確認することで良否を判定できる。
また、実使用時には、上記入力端子から入力する信号を
固定化することによって、論理回路および回路素子にお
ける固定fヒしたしベルの入力が与えられるべき端子に
規定のレベルの入力を与える二とができる。
固定化することによって、論理回路および回路素子にお
ける固定fヒしたしベルの入力が与えられるべき端子に
規定のレベルの入力を与える二とができる。
実施例
第1図は、本発明の一実施例である半導体集積回路1の
概略的な構成を示すプロ・ンク図である。
概略的な構成を示すプロ・ンク図である。
上記半導体集積回Nlは、実使用時に固定したしベルの
入力を受けて動作する複数の論理回路23および同じく
固定したレベルの入力を受けて抵抗として機能する回路
素子4とを含んでいる。
入力を受けて動作する複数の論理回路23および同じく
固定したレベルの入力を受けて抵抗として機能する回路
素子4とを含んでいる。
テスト用入力端子5は半導体集積回路1外部に設けられ
た端子で、外部からこの半導体集積回路1をテスト可能
の状態に設定するテストモード設定信号を入力するため
のものである。
た端子で、外部からこの半導体集積回路1をテスト可能
の状態に設定するテストモード設定信号を入力するため
のものである。
また、半導体集積回路1外部には上記論理回路2.3お
よび回路素子4の各出力端子6B、6C6Dも設けられ
ている。
よび回路素子4の各出力端子6B、6C6Dも設けられ
ている。
半導体集積回路1内には、上記論理回路23および回路
素子4とは別に、上記テスト用入力端子5から入力され
る信号を個々のレベルの信号に変換して、論理回路2.
3および回路素子4における固定したレベルの入力を受
けるべき端子に分配して供給する機能を持つ入力生成回
路7が設けられている。
素子4とは別に、上記テスト用入力端子5から入力され
る信号を個々のレベルの信号に変換して、論理回路2.
3および回路素子4における固定したレベルの入力を受
けるべき端子に分配して供給する機能を持つ入力生成回
路7が設けられている。
さらに、テスト用入力端子5は半導体集積回路1内のそ
の他の回路ブロツク7,8にも直接接続されていて、こ
のテスト用入力端子5から入力されるテストモード設定
信号によって各回路ブロック7.8はテスト可能な状態
に設定される。
の他の回路ブロツク7,8にも直接接続されていて、こ
のテスト用入力端子5から入力されるテストモード設定
信号によって各回路ブロック7.8はテスト可能な状態
に設定される。
第2図は、半導体集積回路1のテスト時の動作の説明を
簡単にするために、上記各論理回路2゜3がそれぞれイ
ンバータ、回路素子4がPチャネル型MOSトランジス
タ、入力生成回路7がインバータを2つ直列に接続した
回路である場合のこれらの接続構成を示した回路図であ
る。
簡単にするために、上記各論理回路2゜3がそれぞれイ
ンバータ、回路素子4がPチャネル型MOSトランジス
タ、入力生成回路7がインバータを2つ直列に接続した
回路である場合のこれらの接続構成を示した回路図であ
る。
入力生成回路7の初段のインバータ7aの出力は論理回
路2であるインバータの入力として与えられ、入力生成
回路7の次段のインバータ7bの出力は論理回路3であ
るインバータの入力、および回路素子4であるPチャネ
ル型MOSトランジスタのゲート入力としてそれぞれ与
えられる。Pチャネル型MOSトランジスタのソースに
は正電位の電圧電源VDDか接続され、そのトレインが
出力端子6Dに接続されている。
路2であるインバータの入力として与えられ、入力生成
回路7の次段のインバータ7bの出力は論理回路3であ
るインバータの入力、および回路素子4であるPチャネ
ル型MOSトランジスタのゲート入力としてそれぞれ与
えられる。Pチャネル型MOSトランジスタのソースに
は正電位の電圧電源VDDか接続され、そのトレインが
出力端子6Dに接続されている。
第3図は、第2図の回路において論理回路3であるイン
バータの入力側に符号りで示すように断線が生じた場合
を示す回路図である。
バータの入力側に符号りで示すように断線が生じた場合
を示す回路図である。
第4図は、第3図のような故障箇所がある場合の上記半
導体集積回路1のテスト動作を示すタイミングチャート
である。
導体集積回路1のテスト動作を示すタイミングチャート
である。
第5図は、そのテストの手順を示すフローチャートであ
る。
る。
次に、第3図ないし第5図を参照して、上記半導体集積
回路1のテスト動作について説明する。
回路1のテスト動作について説明する。
第5図のフローチャートにおいて、ステップn1の開始
についで、次のステップn2で第4図(1)に示すよう
にテスト用入力端子5に論理「0」の信号つまりローレ
ベルの信号を入力する。
についで、次のステップn2で第4図(1)に示すよう
にテスト用入力端子5に論理「0」の信号つまりローレ
ベルの信号を入力する。
このとき入力生成回路7の初段のインバータ7aの出力
はハイレベルつまり論理「1」の信号となるので、この
信号を入力として受ける論理回路2に故障がないとする
とその出力、すなわち出力端子6Bに導出される信号は
第4[](2)に示すようにローレベルつまり論理「0
」の信号となるはずである。
はハイレベルつまり論理「1」の信号となるので、この
信号を入力として受ける論理回路2に故障がないとする
とその出力、すなわち出力端子6Bに導出される信号は
第4[](2)に示すようにローレベルつまり論理「0
」の信号となるはずである。
また、入力生成回FI@7の次段のインバータ7bの出
力はローレベルつまり論理「0」の信号となるので、こ
の信号を入力として受ける論理口H3に故障がないとす
るとその出力、すなわち出力端子6Cに導出される信号
は第4図(3)に示すようにハイレベルつまり論理「1
」の信号となるはずである。
力はローレベルつまり論理「0」の信号となるので、こ
の信号を入力として受ける論理口H3に故障がないとす
るとその出力、すなわち出力端子6Cに導出される信号
は第4図(3)に示すようにハイレベルつまり論理「1
」の信号となるはずである。
さらに、入力生成回路7のインバータ7bの出力つまり
論理「0」の信号をゲート入力として受ける回路素子4
であるPチャネル型MO5)ランジスタに故障がないと
するとトランジスタはオンとなってその出力、すなわち
出力端子6Dに導出される信号は第4図(4)に示すよ
うにハイレベルつまり論理「1」となるはずである。
論理「0」の信号をゲート入力として受ける回路素子4
であるPチャネル型MO5)ランジスタに故障がないと
するとトランジスタはオンとなってその出力、すなわち
出力端子6Dに導出される信号は第4図(4)に示すよ
うにハイレベルつまり論理「1」となるはずである。
ステップn3では、このときの各論理回路2゜36およ
び回路素子4の出力をチエツクする。
び回路素子4の出力をチエツクする。
この場合、たとえば論理回路3の入力側に第3図のよう
な断線りがあってもE点の電位は不定であるから、この
論理回路3の出力をチエツクする時点でE点の電位がロ
ーレベルとなることもあり、出力端子6Cには期待値ど
うりの信号つまり論理「1」の信号が導出されてしまう
可能性がある。
な断線りがあってもE点の電位は不定であるから、この
論理回路3の出力をチエツクする時点でE点の電位がロ
ーレベルとなることもあり、出力端子6Cには期待値ど
うりの信号つまり論理「1」の信号が導出されてしまう
可能性がある。
したかって、この段階ては回路素子4に欠陥があるとい
う判断は下せない。
う判断は下せない。
次に、ステップn4においてテスト用入力端子に入力す
る信号をそれまでのローレベルから第4図く1)に示す
ようにハイレベルつまり論理「1」の信号に切換える。
る信号をそれまでのローレベルから第4図く1)に示す
ようにハイレベルつまり論理「1」の信号に切換える。
このとき入力生成回路7の初段のインバータ7aの出力
はローレベルつ町り論理「0」の信号となるので、この
信号を入力として受ける論理回路2に故障がないとする
とその出力、すなわち出力端子6Bに導出される信号は
第4図(2)に示すようにハイレベルつまり論理「1」
の信号に切替わるはずである。
はローレベルつ町り論理「0」の信号となるので、この
信号を入力として受ける論理回路2に故障がないとする
とその出力、すなわち出力端子6Bに導出される信号は
第4図(2)に示すようにハイレベルつまり論理「1」
の信号に切替わるはずである。
また、入力生成回路7の次段のインバータ7bの出力は
ハイレベルつまり論理「1」の信号となるので・、この
信号を入力として受ける論理回路3に故障がないとする
とその出力、すなわち出力端子6Cに導出される信号は
第4図(3)に実線で示すようにローレベルつまり論理
「0」の信号に切替わるはずである。
ハイレベルつまり論理「1」の信号となるので・、この
信号を入力として受ける論理回路3に故障がないとする
とその出力、すなわち出力端子6Cに導出される信号は
第4図(3)に実線で示すようにローレベルつまり論理
「0」の信号に切替わるはずである。
さらに、入力生成回路7のインバータ7bの出力つまり
論理「1」の信号をゲート入力として受ける回路素子4
であるPチャネル型MO3)ランジスタに故障がないと
するとトランジスタはオフとなってその出力、すなわち
出力端子6Dに導出される信号は第4図(4)に示すよ
うにハイインピーダンス状態を示すはずである。
論理「1」の信号をゲート入力として受ける回路素子4
であるPチャネル型MO3)ランジスタに故障がないと
するとトランジスタはオフとなってその出力、すなわち
出力端子6Dに導出される信号は第4図(4)に示すよ
うにハイインピーダンス状態を示すはずである。
すなわち、故障が無い限り各論理回路2,3および回路
素子4の出力は先はどのレベルから変化しているはずで
ある。
素子4の出力は先はどのレベルから変化しているはずで
ある。
逆に、たとえば第3図に示すように論理回路3の入力側
に断線りがある場合、このときの論理回路3の出力は第
4図(3)に破線で示すように先はビのレベルから変化
しないことになる。
に断線りがある場合、このときの論理回路3の出力は第
4図(3)に破線で示すように先はビのレベルから変化
しないことになる。
ステップn5ては、このときの各論理回路23および回
路素子4の出力をチエツクする。
路素子4の出力をチエツクする。
次いで、ステップn6において先はどチエツクした各出
力と今回チエツクした各出力とを突き合わせ、これらの
間に変化があるか否かを確認する。
力と今回チエツクした各出力とを突き合わせ、これらの
間に変化があるか否かを確認する。
ステップn6において、たとえば論理回路3の入力側の
断線りに起因する出力の変化を確認すると、ステップn
12でその論理回路3に欠陥有りと判定し、ステップn
ilに処理を移してその半導体集積回路1のテストを終
える。
断線りに起因する出力の変化を確認すると、ステップn
12でその論理回路3に欠陥有りと判定し、ステップn
ilに処理を移してその半導体集積回路1のテストを終
える。
一方、ステップn6において出力の変化を確認しない場
合には次のステップn7.n8に処理を移し、ここで半
導体集積回路1の他の各回路ブロック8.9についての
テストを行う。すなわち、ステップn7においてテスト
用入力端子5にテストモード設定信号としてたとえばハ
イレベルの信号を外部から入力し、各回路ブロック8.
9をテスト可能な状態に設定する。この状態のもとで、
ステップn8において公知のテスト手順にしたがいこれ
らの回路ブロックのテストを行う。
合には次のステップn7.n8に処理を移し、ここで半
導体集積回路1の他の各回路ブロック8.9についての
テストを行う。すなわち、ステップn7においてテスト
用入力端子5にテストモード設定信号としてたとえばハ
イレベルの信号を外部から入力し、各回路ブロック8.
9をテスト可能な状態に設定する。この状態のもとで、
ステップn8において公知のテスト手順にしたがいこれ
らの回路ブロックのテストを行う。
次のステv 7′n 9ては、上記テストの結果に基づ
き良否を判定する。
き良否を判定する。
ステ・ノブn9で良品と判定した場合、半導体集積回路
1に良品に対する所定の処理を施し、次のステップni
lに処理を移してテストを終了する。
1に良品に対する所定の処理を施し、次のステップni
lに処理を移してテストを終了する。
ステップn9で不良品と判定した場合、ステツプn12
.nllを経てテストを終了する。
.nllを経てテストを終了する。
良品と判定した場合に半導体tA積回B1に施す処理と
は、ここでは以下のような処理をいう。
は、ここでは以下のような処理をいう。
すなわち、この場合には、実使用時にたとえば論理回路
2には固定したハイレベルの入力を、論理回路3および
回路素子4には固定したローレベルの入力をそれぞれ与
えることが予定されているものとすると、テスト用入力
端子5をローレベルの信号が入力されている状態に固定
する。これにより、入力生成口B7の初段のインバータ
7aの出力はハイレベルとなって論理回路2に固定した
ハイレベルの入力が与えられ、入力生成回路7の次段の
インバータ7bの出力はローレベルとなりて論理回路3
および回路素子4に固定したローしベルの入力が与えら
れることになる。
2には固定したハイレベルの入力を、論理回路3および
回路素子4には固定したローレベルの入力をそれぞれ与
えることが予定されているものとすると、テスト用入力
端子5をローレベルの信号が入力されている状態に固定
する。これにより、入力生成口B7の初段のインバータ
7aの出力はハイレベルとなって論理回路2に固定した
ハイレベルの入力が与えられ、入力生成回路7の次段の
インバータ7bの出力はローレベルとなりて論理回路3
および回路素子4に固定したローしベルの入力が与えら
れることになる。
なお、上記実施例では論理回路2.3や回路素子4の良
否を判定するめにテストモード設定信号を入力するテス
ト用入力端子5を共用する場合について示したが、テス
ト用入力端子5とは別に外部から信号を制御して入力で
きる入力端子を設け、この入力端子から入力する信号に
よって上記論理回路2.3や回路素子4の良否判定と固
定したレベルの入力の設定とを行うようにしてもよい9
発明の効果 以上のように、本発明の半導体集積回路によれば、半導
体集積回路の良否判定テストにおいて入力端子から入力
する信号を制御することによって、実使用時に固定化し
たレベルの入力が与えられるべき論理回路および回路素
子の端子にレベルを可変設定して入力を与え、それに伴
い論理回路および回路素子の出力が変化するか否かを確
認することで良否を判定するように構成したので、テス
トのために複雑な回路構成を採用することなく回路の欠
陥をテストにおいて確実に見付は出す二とかできる。
否を判定するめにテストモード設定信号を入力するテス
ト用入力端子5を共用する場合について示したが、テス
ト用入力端子5とは別に外部から信号を制御して入力で
きる入力端子を設け、この入力端子から入力する信号に
よって上記論理回路2.3や回路素子4の良否判定と固
定したレベルの入力の設定とを行うようにしてもよい9
発明の効果 以上のように、本発明の半導体集積回路によれば、半導
体集積回路の良否判定テストにおいて入力端子から入力
する信号を制御することによって、実使用時に固定化し
たレベルの入力が与えられるべき論理回路および回路素
子の端子にレベルを可変設定して入力を与え、それに伴
い論理回路および回路素子の出力が変化するか否かを確
認することで良否を判定するように構成したので、テス
トのために複雑な回路構成を採用することなく回路の欠
陥をテストにおいて確実に見付は出す二とかできる。
第1図は本発明の一実施例である半導体集積回路の概略
的な構成を示すブロック図、第2図はその半導体集積回
路の要部の具体的な構成を示す回路図、第3図は第2図
の回路に欠陥箇所がある場合を示す回路図、第4図はそ
の半導体集積回路のテスト動作を示すタイミングチャー
ト、第5図はその半導体集積回路のテスト手順を示すフ
ローチャート、第6図は従来の半導体集積回路における
論理回路に固定したレベルの入力を与える回路構成を示
す回路図、第7図はその論理回路に欠陥箇所がある場合
を示す回路図である。 1・・半導体集積回路、2.3・・・論理回路、4・・
回路素子、5・・・テスト用入力端子、6A、6B。 6C・・・出力端子、7・・・入力生成回路代理人
弁理士 西教 圭一部
的な構成を示すブロック図、第2図はその半導体集積回
路の要部の具体的な構成を示す回路図、第3図は第2図
の回路に欠陥箇所がある場合を示す回路図、第4図はそ
の半導体集積回路のテスト動作を示すタイミングチャー
ト、第5図はその半導体集積回路のテスト手順を示すフ
ローチャート、第6図は従来の半導体集積回路における
論理回路に固定したレベルの入力を与える回路構成を示
す回路図、第7図はその論理回路に欠陥箇所がある場合
を示す回路図である。 1・・半導体集積回路、2.3・・・論理回路、4・・
回路素子、5・・・テスト用入力端子、6A、6B。 6C・・・出力端子、7・・・入力生成回路代理人
弁理士 西教 圭一部
Claims (1)
- 【特許請求の範囲】 常時固定化したレベルの入力が与えられる論理回路、お
よび常時固定化したレベルの入力を受けて抵抗素子とし
て機能する回路素子のいずれか一方または両方を含む半
導体集積回路において、半導体集積回路外部に設けられ
、テスト時に外部から制御可能な信号を入力するための
入力端子と、 前記入力端子に接続され、その入力端子から入力される
信号に応じて、前記論理回路および回路素子における固
定化したレベルの入力を受けるための端子に与える入力
を生成する入力生成回路とを備え、 テスト時には前記入力端子から入力する信号を制御する
ことによって、前記入力生成回路から前記論理回路およ
び回路素子における固定化したレベルの入力を受けるた
めの端子に与えられる入力のレベルを可変設定し、それ
に伴う出力の変化の有無から論理回路および回路素子の
良否を判定し、実使用時には前記入力生成回路から前記
論理回路および回路素子に与えられる入力が規定の固定
化したレベルの入力となるように前記入力端子に入力す
る信号を固定化するようにしたことを特徴とする半導体
集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2172290A JPH0460476A (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2172290A JPH0460476A (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0460476A true JPH0460476A (ja) | 1992-02-26 |
Family
ID=15939188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2172290A Pending JPH0460476A (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0460476A (ja) |
-
1990
- 1990-06-28 JP JP2172290A patent/JPH0460476A/ja active Pending
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