JPH0460476A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に関する。

従来の技術 半導体集積回路の良否判定のテストにおいては、近年、
その半導体集積回路の機能が複雑化するにつれて不良症
状が多様化してきており、これが良否判定テストの効率
化の妨げとなっている。

半導体集積回路におけるそのような不良症状の１つとし
て、たとえば第６図に示すような固定化したレベルの入
力が与えられる論理回路ＩＮＶＩＩＮＶ２を含む場合の
、これらの論理回路ＩＮＶ１、ＩＮＶ２ての不良症状が
ある。

上記論理回路ＩＮＶＩはたと７−ば正電位の電圧ＶＤＤ
を入力とするイン／く−９であり、論理回路丁ＮＶ２は
グランド電位を入力とするインバータである。

このうち、論理回路Ｉ　Ｎ　Ｖ　２の入力側において第
７図に符号りで示すような断線がある場合、その入力側
の符号Ａで示す電位は不定となってしまつ　　。

そのため、出荷時の良否判定テストの時点において、Ａ
点の電位がｒ□Ｊつまりローレベルであれば、その論理
回路ＩＮＶ２の出力は「１」つまりハイレベルとなる。

すなわち、良品の場合の出力と同じになり、不良品であ
るのに良品として出荷される可能性が多分にある。

発明が解決しようとする課題 このように、固定化したレベルの入力が与えられる論理
回路を含む従来の半導体集積回路においては、上述した
不良症状を良否判定テストによってチェンクすることが
困難で、出荷品質の低下を招くという問題点があった。

したかって、本発明の目的は、固定化したしベルの入力
か与えられる論理回路などを含む場合で・も、その回路
の欠陥を良否判定テストにおいて確実に見付は出す二と
のできる半導体集積回路を提供することである。

課題を解決するための手段 本発明は、常時固定化したレベルの入力か与えられる論
理回路、および常時固定化したレベルの入力を受けて抵
抗素子として機能する回路素子のいずれか一方または両
方を含む半導体集積回路において、 半導体集積回路外部に設けられ、テスト時に外部から制
御可能な信号を入力するための入力端子と、 前記入力端子に接続され、その入力端子から入力される
信号に応じて、前記論理回路および回路素子における固
定化したレベルの入力を受けるための端子に与える入力
を生成する入力生成回路とを備え、 テスト時には前記入力端子から入力する信号を制御する
ことによって、前記入力生成回路から前記論理回路およ
び回路素子における固定化したしベルの入力を受けるた
めの端子に与えられる入力のレベルを可変設定し、それ
に伴う出力の変化の有無から論理回路および回路素子の
良否を判定し、実使用時には前記入力生成回路から前記
論理回路および回路素子に与えられる入力が規定の固定
化したレベルの入力となるように前記入力端子に入力す
る信号を固定化するようにしたことを特徴とする半導体
集積回路である。

作　　用 本発明に従えば、半導体集積回路の良否判定テストにお
いて入力端子から入力する信号を制御することによって
、実使用時に固定化したレベルの入力が与えられるべき
論理回路および回路素子の端子にレベルを可変設定して
入力を与え、それに伴い論理回路および回路素子の出力
が変化するか否かを確認することで良否を判定できる。

また、実使用時には、上記入力端子から入力する信号を
固定化することによって、論理回路および回路素子にお
ける固定ｆヒしたしベルの入力が与えられるべき端子に
規定のレベルの入力を与える二とができる。

実施例 第１図は、本発明の一実施例である半導体集積回路１の
概略的な構成を示すプロ・ンク図である。

上記半導体集積回Ｎｌは、実使用時に固定したしベルの
入力を受けて動作する複数の論理回路２３および同じく
固定したレベルの入力を受けて抵抗として機能する回路
素子４とを含んでいる。

テスト用入力端子５は半導体集積回路１外部に設けられ
た端子で、外部からこの半導体集積回路１をテスト可能
の状態に設定するテストモード設定信号を入力するため
のものである。

また、半導体集積回路１外部には上記論理回路２．３お
よび回路素子４の各出力端子６Ｂ、６Ｃ６Ｄも設けられ
ている。

半導体集積回路１内には、上記論理回路２３および回路
素子４とは別に、上記テスト用入力端子５から入力され
る信号を個々のレベルの信号に変換して、論理回路２．
３および回路素子４における固定したレベルの入力を受
けるべき端子に分配して供給する機能を持つ入力生成回
路７が設けられている。

さらに、テスト用入力端子５は半導体集積回路１内のそ
の他の回路ブロツク７，８にも直接接続されていて、こ
のテスト用入力端子５から入力されるテストモード設定
信号によって各回路ブロック７．８はテスト可能な状態
に設定される。

第２図は、半導体集積回路１のテスト時の動作の説明を
簡単にするために、上記各論理回路２゜３がそれぞれイ
ンバータ、回路素子４がＰチャネル型ＭＯＳトランジス
タ、入力生成回路７がインバータを２つ直列に接続した
回路である場合のこれらの接続構成を示した回路図であ
る。

入力生成回路７の初段のインバータ７ａの出力は論理回
路２であるインバータの入力として与えられ、入力生成
回路７の次段のインバータ７ｂの出力は論理回路３であ
るインバータの入力、および回路素子４であるＰチャネ
ル型ＭＯＳトランジスタのゲート入力としてそれぞれ与
えられる。Ｐチャネル型ＭＯＳトランジスタのソースに
は正電位の電圧電源ＶＤＤか接続され、そのトレインが
出力端子６Ｄに接続されている。

第３図は、第２図の回路において論理回路３であるイン
バータの入力側に符号りで示すように断線が生じた場合
を示す回路図である。

第４図は、第３図のような故障箇所がある場合の上記半
導体集積回路１のテスト動作を示すタイミングチャート
である。

第５図は、そのテストの手順を示すフローチャートであ
る。

次に、第３図ないし第５図を参照して、上記半導体集積
回路１のテスト動作について説明する。

第５図のフローチャートにおいて、ステップｎ１の開始
についで、次のステップｎ２で第４図（１）に示すよう
にテスト用入力端子５に論理「０」の信号つまりローレ
ベルの信号を入力する。

このとき入力生成回路７の初段のインバータ７ａの出力
はハイレベルつまり論理「１」の信号となるので、この
信号を入力として受ける論理回路２に故障がないとする
とその出力、すなわち出力端子６Ｂに導出される信号は
第４［］（２）に示すようにローレベルつまり論理「０
」の信号となるはずである。

また、入力生成回ＦＩ＠７の次段のインバータ７ｂの出
力はローレベルつまり論理「０」の信号となるので、こ
の信号を入力として受ける論理口Ｈ３に故障がないとす
るとその出力、すなわち出力端子６Ｃに導出される信号
は第４図（３）に示すようにハイレベルつまり論理「１
」の信号となるはずである。

さらに、入力生成回路７のインバータ７ｂの出力つまり
論理「０」の信号をゲート入力として受ける回路素子４
であるＰチャネル型ＭＯ５）ランジスタに故障がないと
するとトランジスタはオンとなってその出力、すなわち
出力端子６Ｄに導出される信号は第４図（４）に示すよ
うにハイレベルつまり論理「１」となるはずである。

ステップｎ３では、このときの各論理回路２゜３６およ
び回路素子４の出力をチエツクする。

この場合、たとえば論理回路３の入力側に第３図のよう
な断線りがあってもＥ点の電位は不定であるから、この
論理回路３の出力をチエツクする時点でＥ点の電位がロ
ーレベルとなることもあり、出力端子６Ｃには期待値ど
うりの信号つまり論理「１」の信号が導出されてしまう
可能性がある。

したかって、この段階ては回路素子４に欠陥があるとい
う判断は下せない。

次に、ステップｎ４においてテスト用入力端子に入力す
る信号をそれまでのローレベルから第４図く１）に示す
ようにハイレベルつまり論理「１」の信号に切換える。

このとき入力生成回路７の初段のインバータ７ａの出力
はローレベルつ町り論理「０」の信号となるので、この
信号を入力として受ける論理回路２に故障がないとする
とその出力、すなわち出力端子６Ｂに導出される信号は
第４図（２）に示すようにハイレベルつまり論理「１」
の信号に切替わるはずである。

また、入力生成回路７の次段のインバータ７ｂの出力は
ハイレベルつまり論理「１」の信号となるので・、この
信号を入力として受ける論理回路３に故障がないとする
とその出力、すなわち出力端子６Ｃに導出される信号は
第４図（３）に実線で示すようにローレベルつまり論理
「０」の信号に切替わるはずである。

さらに、入力生成回路７のインバータ７ｂの出力つまり
論理「１」の信号をゲート入力として受ける回路素子４
であるＰチャネル型ＭＯ３）ランジスタに故障がないと
するとトランジスタはオフとなってその出力、すなわち
出力端子６Ｄに導出される信号は第４図（４）に示すよ
うにハイインピーダンス状態を示すはずである。

すなわち、故障が無い限り各論理回路２，３および回路
素子４の出力は先はどのレベルから変化しているはずで
ある。

逆に、たとえば第３図に示すように論理回路３の入力側
に断線りがある場合、このときの論理回路３の出力は第
４図（３）に破線で示すように先はビのレベルから変化
しないことになる。

ステップｎ５ては、このときの各論理回路２３および回
路素子４の出力をチエツクする。

次いで、ステップｎ６において先はどチエツクした各出
力と今回チエツクした各出力とを突き合わせ、これらの
間に変化があるか否かを確認する。

ステップｎ６において、たとえば論理回路３の入力側の
断線りに起因する出力の変化を確認すると、ステップｎ
１２でその論理回路３に欠陥有りと判定し、ステップｎ
ｉｌに処理を移してその半導体集積回路１のテストを終
える。

一方、ステップｎ６において出力の変化を確認しない場
合には次のステップｎ７．ｎ８に処理を移し、ここで半
導体集積回路１の他の各回路ブロック８．９についての
テストを行う。すなわち、ステップｎ７においてテスト
用入力端子５にテストモード設定信号としてたとえばハ
イレベルの信号を外部から入力し、各回路ブロック８．
９をテスト可能な状態に設定する。この状態のもとで、
ステップｎ８において公知のテスト手順にしたがいこれ
らの回路ブロックのテストを行う。

次のステｖ　７′ｎ　９ては、上記テストの結果に基づ
き良否を判定する。

ステ・ノブｎ９で良品と判定した場合、半導体集積回路
１に良品に対する所定の処理を施し、次のステップｎｉ
ｌに処理を移してテストを終了する。

ステップｎ９で不良品と判定した場合、ステツプｎ１２
．ｎｌｌを経てテストを終了する。

良品と判定した場合に半導体ｔＡ積回Ｂ１に施す処理と
は、ここでは以下のような処理をいう。

すなわち、この場合には、実使用時にたとえば論理回路
２には固定したハイレベルの入力を、論理回路３および
回路素子４には固定したローレベルの入力をそれぞれ与
えることが予定されているものとすると、テスト用入力
端子５をローレベルの信号が入力されている状態に固定
する。これにより、入力生成口Ｂ７の初段のインバータ
７ａの出力はハイレベルとなって論理回路２に固定した
ハイレベルの入力が与えられ、入力生成回路７の次段の
インバータ７ｂの出力はローレベルとなりて論理回路３
および回路素子４に固定したローしベルの入力が与えら
れることになる。

なお、上記実施例では論理回路２．３や回路素子４の良
否を判定するめにテストモード設定信号を入力するテス
ト用入力端子５を共用する場合について示したが、テス
ト用入力端子５とは別に外部から信号を制御して入力で
きる入力端子を設け、この入力端子から入力する信号に
よって上記論理回路２．３や回路素子４の良否判定と固
定したレベルの入力の設定とを行うようにしてもよい９
発明の効果 以上のように、本発明の半導体集積回路によれば、半導
体集積回路の良否判定テストにおいて入力端子から入力
する信号を制御することによって、実使用時に固定化し
たレベルの入力が与えられるべき論理回路および回路素
子の端子にレベルを可変設定して入力を与え、それに伴
い論理回路および回路素子の出力が変化するか否かを確
認することで良否を判定するように構成したので、テス
トのために複雑な回路構成を採用することなく回路の欠
陥をテストにおいて確実に見付は出す二とかできる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体集積回路の概略
的な構成を示すブロック図、第２図はその半導体集積回
路の要部の具体的な構成を示す回路図、第３図は第２図
の回路に欠陥箇所がある場合を示す回路図、第４図はそ
の半導体集積回路のテスト動作を示すタイミングチャー
ト、第５図はその半導体集積回路のテスト手順を示すフ
ローチャート、第６図は従来の半導体集積回路における
論理回路に固定したレベルの入力を与える回路構成を示
す回路図、第７図はその論理回路に欠陥箇所がある場合
を示す回路図である。 １・・半導体集積回路、２．３・・・論理回路、４・・
回路素子、５・・・テスト用入力端子、６Ａ、６Ｂ。 ６Ｃ・・・出力端子、７・・・入力生成回路代理人　　
弁理士　西教　圭一部

Claims (1)

1. 【特許請求の範囲】 常時固定化したレベルの入力が与えられる論理回路、お
   よび常時固定化したレベルの入力を受けて抵抗素子とし
   て機能する回路素子のいずれか一方または両方を含む半
   導体集積回路において、半導体集積回路外部に設けられ
   、テスト時に外部から制御可能な信号を入力するための
   入力端子と、 前記入力端子に接続され、その入力端子から入力される
   信号に応じて、前記論理回路および回路素子における固
   定化したレベルの入力を受けるための端子に与える入力
   を生成する入力生成回路とを備え、 テスト時には前記入力端子から入力する信号を制御する
   ことによって、前記入力生成回路から前記論理回路およ
   び回路素子における固定化したレベルの入力を受けるた
   めの端子に与えられる入力のレベルを可変設定し、それ
   に伴う出力の変化の有無から論理回路および回路素子の
   良否を判定し、実使用時には前記入力生成回路から前記
   論理回路および回路素子に与えられる入力が規定の固定
   化したレベルの入力となるように前記入力端子に入力す
   る信号を固定化するようにしたことを特徴とする半導体
   集積回路。