JPH0458700B2 - - Google Patents
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- JPH0458700B2 JPH0458700B2 JP58186077A JP18607783A JPH0458700B2 JP H0458700 B2 JPH0458700 B2 JP H0458700B2 JP 58186077 A JP58186077 A JP 58186077A JP 18607783 A JP18607783 A JP 18607783A JP H0458700 B2 JPH0458700 B2 JP H0458700B2
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Description
【発明の詳細な説明】
本発明は、単結晶半導体本体を有し、チヤネル
が第１の導電形であるチヤネル埋込み形の電荷結
合装置であつて、この半導体本体の一表面にゲー
ト誘電体を構成する比較的薄肉の誘電体層が設け
られ、この誘電体層上に互いにある距離だけ離間
した複数のゲート電極が設けられ、これらゲート
電極は下側のチヤネル領域内で電荷キヤリアのパ
ケツトを順次に蓄積および移送する為のクロツク
電圧を印加しうるクロツク電極の列を構成し、こ
れらゲート電極はドーピングされた半導体材料を
以つて構成されている当該電荷結合装置に関する
ものである。
が第１の導電形であるチヤネル埋込み形の電荷結
合装置であつて、この半導体本体の一表面にゲー
ト誘電体を構成する比較的薄肉の誘電体層が設け
られ、この誘電体層上に互いにある距離だけ離間
した複数のゲート電極が設けられ、これらゲート
電極は下側のチヤネル領域内で電荷キヤリアのパ
ケツトを順次に蓄積および移送する為のクロツク
電圧を印加しうるクロツク電極の列を構成し、こ
れらゲート電極はドーピングされた半導体材料を
以つて構成されている当該電荷結合装置に関する
ものである。
半導体技術では、ゲート電極として非常にしば
しば多結晶シリコンが用いられる。このため多結
晶シリコンはしばしば縮めてポリシリコンとかポ
リと呼ばれるが、このように多結晶シリコンがポ
ピユラーなのは大いにポリシリコンがゲート電極
とソース及びドレイン領域とが同じマスキング段
階で画成される自己整合MOSプロセスに非常に
適した材料であることによる。また集積回路で
は、ゲート電極としてだけでなく、配線のために
もポリシリコンが用いられる。
しば多結晶シリコンが用いられる。このため多結
晶シリコンはしばしば縮めてポリシリコンとかポ
リと呼ばれるが、このように多結晶シリコンがポ
ピユラーなのは大いにポリシリコンがゲート電極
とソース及びドレイン領域とが同じマスキング段
階で画成される自己整合MOSプロセスに非常に
適した材料であることによる。また集積回路で
は、ゲート電極としてだけでなく、配線のために
もポリシリコンが用いられる。
而して、就中電力消費量及びRC時定数又はそ
のいずれか一方をできるだけ小さく保つために、
ポリシリコンの抵抗をできるだけ低くするのが慣
例であり、それには、例えばできるだけ高く
（1020〜1022原子／cm3）ポリにドープしたり、適
当な材料を用いてポリをケイ化物に変換してい
る。
のいずれか一方をできるだけ小さく保つために、
ポリシリコンの抵抗をできるだけ低くするのが慣
例であり、それには、例えばできるだけ高く
（1020〜1022原子／cm3）ポリにドープしたり、適
当な材料を用いてポリをケイ化物に変換してい
る。
ゲート誘電体はたいていの場合シリコン酸化物
により構成されるが、このシリコン酸化物は、半
導体本体自体がシリコンから成る時は、半導体本
体の表面を酸化することにより得られる。ゲート
電極が電界効果装置（例えば、CCD）のゲート
電極となる時は、厚さが0.1μｍのオーダーの酸化
物層が用いられる。しかし、半導体装置が高電圧
で動作しなければならない時や、ゲート電極が降
服電圧を高くするためのフイールドプレートを構
成する場合は、ゲート誘電体の厚さをもつと厚く
する必要がある。
により構成されるが、このシリコン酸化物は、半
導体本体自体がシリコンから成る時は、半導体本
体の表面を酸化することにより得られる。ゲート
電極が電界効果装置（例えば、CCD）のゲート
電極となる時は、厚さが0.1μｍのオーダーの酸化
物層が用いられる。しかし、半導体装置が高電圧
で動作しなければならない時や、ゲート電極が降
服電圧を高くするためのフイールドプレートを構
成する場合は、ゲート誘電体の厚さをもつと厚く
する必要がある。
而して、ゲート誘電体の厚さを選択するに当つ
ては、いくつかの因子がきいてくるが、これらの
因子が厚さにつき異なる要求を課してくることが
ある。このため最終的な選択はしばしば一種の妥
協により行なわれ、そこでは種々の要求が重要さ
の程度に依存して大幅にあるいは小幅に満足させ
られる（全く満足されないこともある）。この結
果、半導体装置の動作はしばしば第１の点では満
足のゆくものであるが、他の点では改良の必要が
あることがある。
ては、いくつかの因子がきいてくるが、これらの
因子が厚さにつき異なる要求を課してくることが
ある。このため最終的な選択はしばしば一種の妥
協により行なわれ、そこでは種々の要求が重要さ
の程度に依存して大幅にあるいは小幅に満足させ
られる（全く満足されないこともある）。この結
果、半導体装置の動作はしばしば第１の点では満
足のゆくものであるが、他の点では改良の必要が
あることがある。
既知のように、CCDは一連の離散する電荷パ
ケツトがクロツク信号の影響の下に半導体本体の
表面又はその近傍に位置するチヤネルを通つて移
送される半導体装置である。クロツク信号はいく
つかのクロツク電極に与えられるが、これらのク
ロツク電極は表面を覆う酸化物層の上に一列に配
置され、各々が半導体本体と共にMISコンデンサ
を構成する。而してクロツク信号の所定の振幅の
時、電荷パケツトの最大寸法がこのMISコンデン
サの容量値により決まる。一般に、例えば、ダイ
ナミツクパワー又はＳ／Ｎ比との関係で電荷パケ
ツトはできるだけ大きくすることが要求され、こ
のため単位面積当りの容量をできるだけ大きくす
ることが望まれる。従来技術によれば、この要求
が一層重要になつてきている。蓋し、ホトリトグ
ラフイー技術により半導体装置の横方向の寸法又
は少なくともその種々の要素が次第に小さくでき
るようになつてきているからである。
ケツトがクロツク信号の影響の下に半導体本体の
表面又はその近傍に位置するチヤネルを通つて移
送される半導体装置である。クロツク信号はいく
つかのクロツク電極に与えられるが、これらのク
ロツク電極は表面を覆う酸化物層の上に一列に配
置され、各々が半導体本体と共にMISコンデンサ
を構成する。而してクロツク信号の所定の振幅の
時、電荷パケツトの最大寸法がこのMISコンデン
サの容量値により決まる。一般に、例えば、ダイ
ナミツクパワー又はＳ／Ｎ比との関係で電荷パケ
ツトはできるだけ大きくすることが要求され、こ
のため単位面積当りの容量をできるだけ大きくす
ることが望まれる。従来技術によれば、この要求
が一層重要になつてきている。蓋し、ホトリトグ
ラフイー技術により半導体装置の横方向の寸法又
は少なくともその種々の要素が次第に小さくでき
るようになつてきているからである。
単位面積当りの電荷蓄積容量を大きくするため
には、酸化物層の厚さをできるだけ薄くすること
が望ましく、少なくとも現在の半導体装置の製造
技術の下で出力をなお妥当なものに保ちつつでき
るだけ薄くすることが望まれる。
には、酸化物層の厚さをできるだけ薄くすること
が望ましく、少なくとも現在の半導体装置の製造
技術の下で出力をなお妥当なものに保ちつつでき
るだけ薄くすることが望まれる。
しかし、電荷を迅速に一つの場所からもう一つ
の場所に移送するためには、電荷と最初の場所の
電荷を蓄積している電極との間の結合を解く（解
除する）ことが望ましく、このような電気的結合
の解離の結果、チヤネル内にドリフト電界（フリ
ンジング電界）が形成され、このため移送プロセ
スが改良される（速度が上がると共に損失が小さ
くなるか又はそのいずれか一方が成立する）。而
して、この点では酸化物層はできるだけ厚い方が
有利である。しかし、CCDの製造に当つては、
この点に注意が払われず、酸化物層をできるだけ
薄くして容量を大きくしようとしている。
の場所に移送するためには、電荷と最初の場所の
電荷を蓄積している電極との間の結合を解く（解
除する）ことが望ましく、このような電気的結合
の解離の結果、チヤネル内にドリフト電界（フリ
ンジング電界）が形成され、このため移送プロセ
スが改良される（速度が上がると共に損失が小さ
くなるか又はそのいずれか一方が成立する）。而
して、この点では酸化物層はできるだけ厚い方が
有利である。しかし、CCDの製造に当つては、
この点に注意が払われず、酸化物層をできるだけ
薄くして容量を大きくしようとしている。
ゲート電極と半導体本体とを電気的に離すこと
は、不所望な寄生容量の点だけでなく、他の点で
も有利であることがある。
は、不所望な寄生容量の点だけでなく、他の点で
も有利であることがある。
本発明の目的は就中前述した問題及び関連する
問題を大部分ないしは少なくとも大幅に除去でき
るゲート電極構造を提供するにある。
問題を大部分ないしは少なくとも大幅に除去でき
るゲート電極構造を提供するにある。
このような本発明は、半導体層内の空乏層が誘
電体の空乏層と匹敵する特性を有し、ゲート電極
と誘電体との間に空乏化された半導体層が形成さ
れると、制御自在の誘電体の擬似的な厚い部分が
得られることを認識したことに基づいている。
電体の空乏層と匹敵する特性を有し、ゲート電極
と誘電体との間に空乏化された半導体層が形成さ
れると、制御自在の誘電体の擬似的な厚い部分が
得られることを認識したことに基づいている。
本発明は、単結晶半導体本体を有し、チヤネル
が第１の導電形であるチヤネル埋込み形の電荷結
合装置であつて、この半導体本体の一表面にゲー
ト誘電体を構成する比較的薄肉の誘電体層が設け
られ、この誘電体層上に互いにある距離だけ離間
した複数のゲート電極が設けられ、これらゲート
電極は下側のチヤネル領域内で電荷キヤリアのパ
ケツトを順次に蓄積および移送する為のクロツク
電圧を印加しうるクロツク電極の列を構成し、こ
れらゲート電極はドーピングされた半導体材料を
以つて構成されている当該電荷結合装置におい
て、前記のゲート電極の各々の少なくとも一部分
が、前記のゲート誘電体に隣接し、通常の動作状
態の下で降服を生じることなく前記のゲート誘電
体から前記の一部分内に延在する空乏層を形成し
て半導体本体とゲート電極との間の電気的結合が
一時的に且つ局所的に又は一時的に或いは局所的
に解除されるような低いドーピング濃度を有す
る、第１の導電形とは反対の第２の導電形の部分
（以後高オーミツク部と称する）を構成している
ことを特徴とする。
が第１の導電形であるチヤネル埋込み形の電荷結
合装置であつて、この半導体本体の一表面にゲー
ト誘電体を構成する比較的薄肉の誘電体層が設け
られ、この誘電体層上に互いにある距離だけ離間
した複数のゲート電極が設けられ、これらゲート
電極は下側のチヤネル領域内で電荷キヤリアのパ
ケツトを順次に蓄積および移送する為のクロツク
電圧を印加しうるクロツク電極の列を構成し、こ
れらゲート電極はドーピングされた半導体材料を
以つて構成されている当該電荷結合装置におい
て、前記のゲート電極の各々の少なくとも一部分
が、前記のゲート誘電体に隣接し、通常の動作状
態の下で降服を生じることなく前記のゲート誘電
体から前記の一部分内に延在する空乏層を形成し
て半導体本体とゲート電極との間の電気的結合が
一時的に且つ局所的に又は一時的に或いは局所的
に解除されるような低いドーピング濃度を有す
る、第１の導電形とは反対の第２の導電形の部分
（以後高オーミツク部と称する）を構成している
ことを特徴とする。
このようにすると、固定されたイオンの電荷分
布を伴なうが、空乏層が誘電体のように振舞うた
め、この空乏層が形成されている区域で誘電体層
の厚さが増大し、この結果ゲート電極と半導体本
体との間の電気的結合が解かれる。そしてこの空
乏層は電界が所定の値をとる時から所定の方向に
のみ形成されるため、所定の動作状態の下でのみ
電気的結合が解け、他の動作状態の下では空乏層
が形成されず、従つてこの時はゲート電極と半導
体本体との間に強い結合が得られる。空乏層がゲ
ート電極内に形成される区域及び条件は、後述す
る諸実施例から明らかなように、ゲート電極のド
ーピングに依存して選択することができる。
布を伴なうが、空乏層が誘電体のように振舞うた
め、この空乏層が形成されている区域で誘電体層
の厚さが増大し、この結果ゲート電極と半導体本
体との間の電気的結合が解かれる。そしてこの空
乏層は電界が所定の値をとる時から所定の方向に
のみ形成されるため、所定の動作状態の下でのみ
電気的結合が解け、他の動作状態の下では空乏層
が形成されず、従つてこの時はゲート電極と半導
体本体との間に強い結合が得られる。空乏層がゲ
ート電極内に形成される区域及び条件は、後述す
る諸実施例から明らかなように、ゲート電極のド
ーピングに依存して選択することができる。
以下図面につき本発明を詳細に説明する。
図面は略図であつて、寸法通りではないことに
注意されたい。
注意されたい。
本発明に係わる半導体装置の第１の実施例は
MIS形の素子を具える電荷結合装置（CCD）で
あり、第１図はその一部を示したものであり、３
個の電極を具える完全なセルと出力部とを具えて
いる。この半導体装置はBCCD形とかPCCD形と
か呼ばれる電荷結合装置の部類に属し、電荷の移
送が少なくとも一部半導体本体の内部即ちバルク
内で行なわれる。この目的でこの半導体装置は一
方の導電形の単結晶半導体本体（基板）１を具
え、この基板１の表面２に反対導電形の表面層３
を設けてある。以下の説明を容易にするため、基
板１はｐ形シリコンから成り、表面層３はｎ形シ
リコンから成るものと仮定するが、導電形を逆に
したり、シリコンの代りに他の適当な半導体材料
を用いることもできることを認める必要がある。
基板１のドーピング濃度は、例えば1015原子／cm3
と1017原子／cm3との間にとる。ｎ形表面層３のド
ーピング濃度は、例えば、1016原子／cm3と1017原
子／cm3との間にとり、またこの表面層３の厚さは
0.2μｍと0.5μｍとの間にとる。この表面層３の厚
さとドーピング濃度とは、一般に知られているよ
うに、動作状態の時、表面層３の厚さ全体に降服
を起さずに空乏層を形成できるように選ぶ必要が
ある。表面層３には更に適当な電圧を印加できる
ように強くドープしたｎ形出力区域４を設ける。
表面２は誘電体層５で被覆するが、この誘電体層
５は一般にはシリコン酸化物から成る。しかし、
勿論この誘電体層は他の適当な材料の層又は複数
個の異なる材料の層を具えることもできる。この
誘電体層５の厚さは、例えば、0.05μｍと0.1μｍ
との間にとる。
MIS形の素子を具える電荷結合装置（CCD）で
あり、第１図はその一部を示したものであり、３
個の電極を具える完全なセルと出力部とを具えて
いる。この半導体装置はBCCD形とかPCCD形と
か呼ばれる電荷結合装置の部類に属し、電荷の移
送が少なくとも一部半導体本体の内部即ちバルク
内で行なわれる。この目的でこの半導体装置は一
方の導電形の単結晶半導体本体（基板）１を具
え、この基板１の表面２に反対導電形の表面層３
を設けてある。以下の説明を容易にするため、基
板１はｐ形シリコンから成り、表面層３はｎ形シ
リコンから成るものと仮定するが、導電形を逆に
したり、シリコンの代りに他の適当な半導体材料
を用いることもできることを認める必要がある。
基板１のドーピング濃度は、例えば1015原子／cm3
と1017原子／cm3との間にとる。ｎ形表面層３のド
ーピング濃度は、例えば、1016原子／cm3と1017原
子／cm3との間にとり、またこの表面層３の厚さは
0.2μｍと0.5μｍとの間にとる。この表面層３の厚
さとドーピング濃度とは、一般に知られているよ
うに、動作状態の時、表面層３の厚さ全体に降服
を起さずに空乏層を形成できるように選ぶ必要が
ある。表面層３には更に適当な電圧を印加できる
ように強くドープしたｎ形出力区域４を設ける。
表面２は誘電体層５で被覆するが、この誘電体層
５は一般にはシリコン酸化物から成る。しかし、
勿論この誘電体層は他の適当な材料の層又は複数
個の異なる材料の層を具えることもできる。この
誘電体層５の厚さは、例えば、0.05μｍと0.1μｍ
との間にとる。
この誘電体層５上にクロツク電極６〜１１を形
成し、これらのクロツク電極にクロツク電圧を印
加することにより表面層３内に形成された電荷パ
ケツトを出力区域４に移送できるようにする。な
お、図では５個の電極しか図示していないが、実
際には用途にもよるがこの数は相当に大きくなる
ことを認識されたい。
成し、これらのクロツク電極にクロツク電圧を印
加することにより表面層３内に形成された電荷パ
ケツトを出力区域４に移送できるようにする。な
お、図では５個の電極しか図示していないが、実
際には用途にもよるがこの数は相当に大きくなる
ことを認識されたい。
クロツク電極６〜１１はドーピングされた半導
体材料、殊にシリコンから作る。通常の状況と対
照的に、これらのクロツク電極６〜１１は弱くド
ープする。ドーピング濃度と使用されるドーパン
トとは、通常の動作状態の下で、降服を回避しつ
つ、空乏層１２を形成でき、この空乏層１２が誘
電体層５から高オーミツククロツク電極の厚さの
少なくとも一部を貫ぬいて延在するように選択す
る。空乏層１２と得られる効果は後に述べる。
体材料、殊にシリコンから作る。通常の状況と対
照的に、これらのクロツク電極６〜１１は弱くド
ープする。ドーピング濃度と使用されるドーパン
トとは、通常の動作状態の下で、降服を回避しつ
つ、空乏層１２を形成でき、この空乏層１２が誘
電体層５から高オーミツククロツク電極の厚さの
少なくとも一部を貫ぬいて延在するように選択す
る。空乏層１２と得られる効果は後に述べる。
本例では、表面層３がｎ形であるから、クロツ
ク電極６〜１１はｐ形にドープする。このドーピ
ング濃度は表面層３と同程度の大きさであり、例
えば、1015ホウ素原子／cm3と５×1017ホウ素原
子／cm3との間にとる。
ク電極６〜１１はｐ形にドープする。このドーピ
ング濃度は表面層３と同程度の大きさであり、例
えば、1015ホウ素原子／cm3と５×1017ホウ素原
子／cm3との間にとる。
クロツク電極６〜１１は既知の技術に従つて多
結晶シリコン（ポリ）をデポジツトし、エツチン
グすることにより作ることができる。なお、簡明
ならしめるため、図示したクロツク電極６〜１１
は単層のポリで構成されているが、１層又は３層
の重なり合つた電極構造をこれらのクロツク電極
に採用することができることを認識する必要があ
る。
結晶シリコン（ポリ）をデポジツトし、エツチン
グすることにより作ることができる。なお、簡明
ならしめるため、図示したクロツク電極６〜１１
は単層のポリで構成されているが、１層又は３層
の重なり合つた電極構造をこれらのクロツク電極
に採用することができることを認識する必要があ
る。
これらのクロツク電極６〜１１の上側を絶縁層
１３、例えば、シリコン酸化物の層で被覆する。
この絶縁層１３は電極どうしの間を分離するのに
も役立つ。
１３、例えば、シリコン酸化物の層で被覆する。
この絶縁層１３は電極どうしの間を分離するのに
も役立つ。
適当なドーピング濃度を決めるに当つては、こ
の多結晶シリコン内のトラツプを考慮に入れるこ
とが望ましいことがしばしばある。これらのトラ
ツプの密度は一般には結晶粒界で最大となる。そ
れ故、平均密度はポリ材料内の単結晶粒の寸法、
従つて特定の技術にも依存する。トラツプの全数
が活性不純物原子の全数と同程度の大きさである
時は、不純物原子から供給される自由電荷担体の
少なくとも相当部分がこれらのトラツプにより再
度捕捉され、その結果結晶粒が既に自然に空乏化
してしまうことがある。ポリ内のトラツプの数が
大きいことによる不利な影響は、例えば、ドーピ
ング濃度をトラツプがない場合より僅かに高い程
度、云い換えれば、少なくとも単結晶シリコン内
のトラツプ密度と匹敵する非常に低いトラツプ密
度となるように選ぶことにより回避することがで
きる。もう一つの一層簡単な方法はそれ自体は既
知のレーザアニーリングによりデポジツトされた
多結晶材料を一層単結晶構造に近づけることによ
りトラツプの数を無視できる程度に低いレベルに
下げることから成る。
の多結晶シリコン内のトラツプを考慮に入れるこ
とが望ましいことがしばしばある。これらのトラ
ツプの密度は一般には結晶粒界で最大となる。そ
れ故、平均密度はポリ材料内の単結晶粒の寸法、
従つて特定の技術にも依存する。トラツプの全数
が活性不純物原子の全数と同程度の大きさである
時は、不純物原子から供給される自由電荷担体の
少なくとも相当部分がこれらのトラツプにより再
度捕捉され、その結果結晶粒が既に自然に空乏化
してしまうことがある。ポリ内のトラツプの数が
大きいことによる不利な影響は、例えば、ドーピ
ング濃度をトラツプがない場合より僅かに高い程
度、云い換えれば、少なくとも単結晶シリコン内
のトラツプ密度と匹敵する非常に低いトラツプ密
度となるように選ぶことにより回避することがで
きる。もう一つの一層簡単な方法はそれ自体は既
知のレーザアニーリングによりデポジツトされた
多結晶材料を一層単結晶構造に近づけることによ
りトラツプの数を無視できる程度に低いレベルに
下げることから成る。
動作時には、例えば、手段１４を用い、給電導
体１５とn+出力区域とを介して正の電圧をｎ形
表面層３に印加し、この表面層３をクロツク電極
６〜１１及び基板１が基板電位にある時厚さ全体
を貫ぬいて空乏化する。第２図に示す時間の関数
としてのクロツク電圧φ1，φ2及びφ3をクロツク
電極６〜１１に印加する。半導体装置の動作を説
明するために、（図示していないクロツクライン
を経て）電圧φ2をクロツク電極７に印加し、電
圧φ3をクロツク電極８に印加し、電圧φ1をクロ
ツク電極９に印加する。
体１５とn+出力区域とを介して正の電圧をｎ形
表面層３に印加し、この表面層３をクロツク電極
６〜１１及び基板１が基板電位にある時厚さ全体
を貫ぬいて空乏化する。第２図に示す時間の関数
としてのクロツク電圧φ1，φ2及びφ3をクロツク
電極６〜１１に印加する。半導体装置の動作を説
明するために、（図示していないクロツクライン
を経て）電圧φ2をクロツク電極７に印加し、電
圧φ3をクロツク電極８に印加し、電圧φ1をクロ
ツク電極９に印加する。
ｎ形表面層３がクロツク電極６〜１１に対して
正の電位にあることは、表面層３内での既知の電
界効果作用の他に、電極自体内での電界効果作用
を有する。この逆電界効果は原理的にはポリ電極
を使用する時何時でも生ずるが、既知の半導体装
置ではポリ電極内のドーピングのため気付かれな
いか殆んど気付かれない。しかし、ここに述べる
本発明に係わる半導体装置では、電極のドーピン
グ濃度が表面層３内のドーピング濃度のオーダー
で仮成り弱くしかｐ形ドープされておらず、ｎ形
表面層３の正の電位はポリ電極内に空乏層１２を
生じ、これは半導体装置の電気的挙動に実際に影
響を及ぼす。
正の電位にあることは、表面層３内での既知の電
界効果作用の他に、電極自体内での電界効果作用
を有する。この逆電界効果は原理的にはポリ電極
を使用する時何時でも生ずるが、既知の半導体装
置ではポリ電極内のドーピングのため気付かれな
いか殆んど気付かれない。しかし、ここに述べる
本発明に係わる半導体装置では、電極のドーピン
グ濃度が表面層３内のドーピング濃度のオーダー
で仮成り弱くしかｐ形ドープされておらず、ｎ形
表面層３の正の電位はポリ電極内に空乏層１２を
生じ、これは半導体装置の電気的挙動に実際に影
響を及ぼす。
注意すべきことは、空乏層１２は電極７，８及
び９内にしか図示されていないが、このような空
乏層は残りの電極内にも形成されることである。
動作を説明するため、第１図は瞬時ｔ（第２図）
での状態を示す。この瞬時ｔにおいてクロツク電
圧φ2及びφ1の負のストロークが夫々クロツク電
極７及び９にかけられ、クロツク電圧φ3の正の
ストローク（例えば、10V）がクロツク電極８に
かけられる。図にはクロツク電極７からクロツク
電極８へ移送される電荷パケツトが表わされてい
るが、この電荷パケツトの一部１６ａは既に移送
され終つており、一部１６ｂは未だクロツク電極
７の下に蓄えられており、これから移送する必要
があるクロツク電圧φ3の正のストロークのため、
クロツク電極８内の空乏層１２は小さく、例え
ば、少なくともクロツク電極９内の空乏層１２よ
りも小さい。クロツク電極８内の空乏層１２の厚
さはできるだけ薄いのが好ましい。蓋し、この空
乏層の厚さは誘電体層５と共に半導体装置の電荷
蓄積容量を決めるが、この電荷蓄積容量はできる
だけ大きくする必要があるからである。それ故、
この場合は、電荷パケツトの一部１６ａとクロツ
ク電極８との間に強い、容量性の結合が存在する
ことが望ましい。クロツク電極７内の空乏層１２
はクロツク電圧φ2の負のストロークのため既に
一層大きいか又はこれから一層大きくなる。この
結果、クロツク電極７とこのクロツク電極７の下
に存在する電荷パケツトの一部１６ｂとの間の実
効距離が一層大きくなり、クロツク電極７と電荷
パケツトの一部１６ｂとの間の電気的結合が少な
くとも一部はずれる。計算によりクロツク電極６
と８との間の電位差のため表面層３内に電界（フ
リンジング電界）が形成されることを示すことが
できるが、この電界はクロツク電極７とその下に
蓄えられている電荷パケツトの一部１６ｂとの間
の実効距離が長くなるため一層大きくなる。それ
故、クロツク電極７内に比較的厚い空乏層１２が
形成されると、表面層３の下に隣接する部分内に
電荷の移送又は少なくとも電荷パケツトの速度を
決める電界が形成される。この移送速度、従つて
装置の動作速度は、高ドーピングのため動作時に
空乏層が生じないか又は殆んど生じない従来の高
ドープポリ電極を使用する場合の最大移送速度よ
りも相当に高くすることができる。
び９内にしか図示されていないが、このような空
乏層は残りの電極内にも形成されることである。
動作を説明するため、第１図は瞬時ｔ（第２図）
での状態を示す。この瞬時ｔにおいてクロツク電
圧φ2及びφ1の負のストロークが夫々クロツク電
極７及び９にかけられ、クロツク電圧φ3の正の
ストローク（例えば、10V）がクロツク電極８に
かけられる。図にはクロツク電極７からクロツク
電極８へ移送される電荷パケツトが表わされてい
るが、この電荷パケツトの一部１６ａは既に移送
され終つており、一部１６ｂは未だクロツク電極
７の下に蓄えられており、これから移送する必要
があるクロツク電圧φ3の正のストロークのため、
クロツク電極８内の空乏層１２は小さく、例え
ば、少なくともクロツク電極９内の空乏層１２よ
りも小さい。クロツク電極８内の空乏層１２の厚
さはできるだけ薄いのが好ましい。蓋し、この空
乏層の厚さは誘電体層５と共に半導体装置の電荷
蓄積容量を決めるが、この電荷蓄積容量はできる
だけ大きくする必要があるからである。それ故、
この場合は、電荷パケツトの一部１６ａとクロツ
ク電極８との間に強い、容量性の結合が存在する
ことが望ましい。クロツク電極７内の空乏層１２
はクロツク電圧φ2の負のストロークのため既に
一層大きいか又はこれから一層大きくなる。この
結果、クロツク電極７とこのクロツク電極７の下
に存在する電荷パケツトの一部１６ｂとの間の実
効距離が一層大きくなり、クロツク電極７と電荷
パケツトの一部１６ｂとの間の電気的結合が少な
くとも一部はずれる。計算によりクロツク電極６
と８との間の電位差のため表面層３内に電界（フ
リンジング電界）が形成されることを示すことが
できるが、この電界はクロツク電極７とその下に
蓄えられている電荷パケツトの一部１６ｂとの間
の実効距離が長くなるため一層大きくなる。それ
故、クロツク電極７内に比較的厚い空乏層１２が
形成されると、表面層３の下に隣接する部分内に
電荷の移送又は少なくとも電荷パケツトの速度を
決める電界が形成される。この移送速度、従つて
装置の動作速度は、高ドーピングのため動作時に
空乏層が生じないか又は殆んど生じない従来の高
ドープポリ電極を使用する場合の最大移送速度よ
りも相当に高くすることができる。
既に移送され終つた電荷パケツト１６ａの量が
大きくなるため、空乏層１２は次第に大きくな
る。移送時に、電荷パケツトの一部１６ｂの寸法
は電荷の移送方向で変つてくるが、その向きは第
１図に示すように、移送方向に見て電荷パケツト
の寸法が小さくなるようなものである。従つて、
空乏層１２の厚さもクロツク電極７内で変わり、
空乏層１２は左側から右側にかけて増大する。電
荷パケツトの一部１６ｂが更に移送されてゆくの
につれ、クロツク電極７内の空乏層１２の厚さは
一層厚くなる。電荷パケツトの一部１６ｂが完全
にクロツク電極８の下にあるレジスタの次段に完
全に移送され終つた時、クロツク電極７内の空乏
層１２の厚さはクロツク電極９内の空乏層１２の
厚さに等しいか又はほとんど等しくなる。これは
移送過程において、阻止電極として働く。この時
電荷パケツトの一部１６ｂはクロツク電極７に対
して最大に結合を解かれ、この結果電荷パケツト
の一部１６ｂの最后の残りの電荷パケツトの一部
１６ａへの移送はこの時かかつている電界の影響
の下に高速で行なわれる。
大きくなるため、空乏層１２は次第に大きくな
る。移送時に、電荷パケツトの一部１６ｂの寸法
は電荷の移送方向で変つてくるが、その向きは第
１図に示すように、移送方向に見て電荷パケツト
の寸法が小さくなるようなものである。従つて、
空乏層１２の厚さもクロツク電極７内で変わり、
空乏層１２は左側から右側にかけて増大する。電
荷パケツトの一部１６ｂが更に移送されてゆくの
につれ、クロツク電極７内の空乏層１２の厚さは
一層厚くなる。電荷パケツトの一部１６ｂが完全
にクロツク電極８の下にあるレジスタの次段に完
全に移送され終つた時、クロツク電極７内の空乏
層１２の厚さはクロツク電極９内の空乏層１２の
厚さに等しいか又はほとんど等しくなる。これは
移送過程において、阻止電極として働く。この時
電荷パケツトの一部１６ｂはクロツク電極７に対
して最大に結合を解かれ、この結果電荷パケツト
の一部１６ｂの最后の残りの電荷パケツトの一部
１６ａへの移送はこの時かかつている電界の影響
の下に高速で行なわれる。
この時、クロツク電極８とｎ形チヤネル３との
間の電位差が小さいため、クロツク電極８内に存
在する空乏層１２の厚さはクロツク電極７及び９
内の空乏層の厚さよりも薄い。それ故、電荷パケ
ツト１６ａと電極８との間の実効距離は一層短
く、従つてクロツク電極８と電荷パケツト１６ａ
との間の容量性結合（これが装置の電荷蓄積容量
を決める）は大きくなる。電荷パケツトの寸法に
依存してクロツク電極８内の空乏層は完全に消滅
してしまうことすらある。この時チヤネル内に電
子が蓄積されるのと同時にクロツク電極８内にホ
ールが蓄積されることもある。
間の電位差が小さいため、クロツク電極８内に存
在する空乏層１２の厚さはクロツク電極７及び９
内の空乏層の厚さよりも薄い。それ故、電荷パケ
ツト１６ａと電極８との間の実効距離は一層短
く、従つてクロツク電極８と電荷パケツト１６ａ
との間の容量性結合（これが装置の電荷蓄積容量
を決める）は大きくなる。電荷パケツトの寸法に
依存してクロツク電極８内の空乏層は完全に消滅
してしまうことすらある。この時チヤネル内に電
子が蓄積されるのと同時にクロツク電極８内にホ
ールが蓄積されることもある。
それ故、上述した半導体装置では、ポリ電極内
のドーピング濃度が低いため半導体本体と電荷送
出側の電極との間の電気的結合が弱く、この結果
移送速度が高くなると共に、半導体本体と電荷受
容側の電極との間の電気的結合が強く、この結果
入出力電流が大きくなる。この特性の組み合わせ
は従来の高ドープ電極を用いてもチヤネル３の厚
さを、例えば3μｍと厚くすることにより得るこ
とができるが、そこでは電荷は表面２から深い所
を移送され且つ表面２から比較的浅い所に蓄えら
れる。この場合は、例えば、米国特許第4012759
号明細書に記載されているような所定のチヤネル
内のドーピングプロフアイルを利用すると有利で
ある。しかし、ｐ形の弱く、即ち、約1018原子／
cm3よりも低くドープされたポリ電極を用いると、
前述した好適な特性を保ちつつ、薄い、即ち、
1μｍより薄い表面層３を用いることができ、こ
れは就中漏洩電流を小さくし、移送効率を上げる
上で有利である。
のドーピング濃度が低いため半導体本体と電荷送
出側の電極との間の電気的結合が弱く、この結果
移送速度が高くなると共に、半導体本体と電荷受
容側の電極との間の電気的結合が強く、この結果
入出力電流が大きくなる。この特性の組み合わせ
は従来の高ドープ電極を用いてもチヤネル３の厚
さを、例えば3μｍと厚くすることにより得るこ
とができるが、そこでは電荷は表面２から深い所
を移送され且つ表面２から比較的浅い所に蓄えら
れる。この場合は、例えば、米国特許第4012759
号明細書に記載されているような所定のチヤネル
内のドーピングプロフアイルを利用すると有利で
ある。しかし、ｐ形の弱く、即ち、約1018原子／
cm3よりも低くドープされたポリ電極を用いると、
前述した好適な特性を保ちつつ、薄い、即ち、
1μｍより薄い表面層３を用いることができ、こ
れは就中漏洩電流を小さくし、移送効率を上げる
上で有利である。
第８図は本発明に係わる半導体装置（電荷結合
装置）の一部の断面図であるが、これは第１図に
示した半導体装置（電荷結合装置）の修正例と考
えることができる。そこで対応する部分には第１
図の半導体装置で使用したのと同じ符号を付して
ある。本例の電荷係合装置は、ポリ電極が多結晶
シリコンの連続層の形態をしている点で第１図の
電荷結合装置と異なる。この連続層内に部分１１
０を画成するが、これらの部分１１０はクロツク
電極本体を構成し、第１の実施例のクロツク電極
６〜１１のドーピング濃度と対応するドーピング
濃度を有する高オーミツクｐ形シリコンから成
る。これらの部分１１０には略式図示したクロツ
ク電圧φ1，φ2及びφ3を印加するための接続部を
設ける。これらの部分１１０は中間部１１１より
互いに分離されるが、これらの中間部１１１はｎ
形であつて、部分（電極）１１０との間にpn接
合１１２を形成する。
装置）の一部の断面図であるが、これは第１図に
示した半導体装置（電荷結合装置）の修正例と考
えることができる。そこで対応する部分には第１
図の半導体装置で使用したのと同じ符号を付して
ある。本例の電荷係合装置は、ポリ電極が多結晶
シリコンの連続層の形態をしている点で第１図の
電荷結合装置と異なる。この連続層内に部分１１
０を画成するが、これらの部分１１０はクロツク
電極本体を構成し、第１の実施例のクロツク電極
６〜１１のドーピング濃度と対応するドーピング
濃度を有する高オーミツクｐ形シリコンから成
る。これらの部分１１０には略式図示したクロツ
ク電圧φ1，φ2及びφ3を印加するための接続部を
設ける。これらの部分１１０は中間部１１１より
互いに分離されるが、これらの中間部１１１はｎ
形であつて、部分（電極）１１０との間にpn接
合１１２を形成する。
この構成では、隣り合う２個の部分１１０どう
しが２個のpn接合１１２により互に分離されて
いる。クロツク電圧を印加すると、中間部１１１
は常に最大の正の電圧レベルに従う。そして上述
した２個のpn接合の一方が何時もカツトオフさ
れ、それ故、隣り合う部分１１０どうしの間の電
気的絶縁部を構成する。低いドーピング濃度のた
め第１図に示した実施例と同じ態様で高オーミツ
クなクロツク電極部１１０内に空乏層が生じ、こ
の結果第１図につき既に述べた効果が得られる。
しが２個のpn接合１１２により互に分離されて
いる。クロツク電圧を印加すると、中間部１１１
は常に最大の正の電圧レベルに従う。そして上述
した２個のpn接合の一方が何時もカツトオフさ
れ、それ故、隣り合う部分１１０どうしの間の電
気的絶縁部を構成する。低いドーピング濃度のた
め第１図に示した実施例と同じ態様で高オーミツ
クなクロツク電極部１１０内に空乏層が生じ、こ
の結果第１図につき既に述べた効果が得られる。
高オーミツクなポリ電極内の空乏層により得ら
れる結合の解離は、電荷パケツトの移送速度を上
げる効果の他に、他の効果を得るためにも利用で
きる。如何にこの結合の解離が２相CCD内のチ
ヤネル内に非対称的な電位分布を形成するために
利用できるかを次の実施例につき示す。この目的
のため、第３図は前記実施例と同じタイプの電荷
結合装置の断面図を示すが、ここではｐ形基板１
に薄いｎ形表面層３を設けてある。表面２を覆う
シリコン酸化物の誘電体層５の上にクロツク電極
２０及び２１を設けるが、これらのクロツク電極
２０及び２１は交互にクロツクライン２２及び２
３に接続する。これらのクロツクラインを経て略
式図示したクロツク電圧φ1及びφ2を印加するこ
とができる。
れる結合の解離は、電荷パケツトの移送速度を上
げる効果の他に、他の効果を得るためにも利用で
きる。如何にこの結合の解離が２相CCD内のチ
ヤネル内に非対称的な電位分布を形成するために
利用できるかを次の実施例につき示す。この目的
のため、第３図は前記実施例と同じタイプの電荷
結合装置の断面図を示すが、ここではｐ形基板１
に薄いｎ形表面層３を設けてある。表面２を覆う
シリコン酸化物の誘電体層５の上にクロツク電極
２０及び２１を設けるが、これらのクロツク電極
２０及び２１は交互にクロツクライン２２及び２
３に接続する。これらのクロツクラインを経て略
式図示したクロツク電圧φ1及びφ2を印加するこ
とができる。
電極２０は各々低オーミツクの移送部２０ａと
高オーミツクのｐ形多結晶シリコン部２０ｂとか
ら成る。同じように、電極２１は低オーミツクの
移送部２１ａと弱くドープされたｐ形シリコンか
ら成り、蓄積部を構成する高オーミツクの部分２
１ｂとから成る。高オーミツク部２０ｂ，２１ｂ
の組成は前述した実施例のクロツク電極６〜１１
の組成と同じである。クロツク電極とクロツクラ
イン２２，２３との間の接続部は通常の方法の一
つに従つて図面の外に形成することができる。低
オーミツクの電極２０ａ，２１ａは適当な金属材
料、例えば、Al又は低オーミツクな高ドープシ
リコンで作ることができる。
高オーミツクのｐ形多結晶シリコン部２０ｂとか
ら成る。同じように、電極２１は低オーミツクの
移送部２１ａと弱くドープされたｐ形シリコンか
ら成り、蓄積部を構成する高オーミツクの部分２
１ｂとから成る。高オーミツク部２０ｂ，２１ｂ
の組成は前述した実施例のクロツク電極６〜１１
の組成と同じである。クロツク電極とクロツクラ
イン２２，２３との間の接続部は通常の方法の一
つに従つて図面の外に形成することができる。低
オーミツクの電極２０ａ，２１ａは適当な金属材
料、例えば、Al又は低オーミツクな高ドープシ
リコンで作ることができる。
動作時には、種々の領域に第１の実施例と同じ
レベルの電圧をかけることができる。更に、クロ
ツク電圧φ1及びφ2の高レベルと低レベルは前述
した実施例のクロツク電圧φ1，φ2及びφ3の高レ
ベルと低レベルに同じに選ぶことができる。第４
図は２個の瞬時t1とt2の場合の表面層３内の電位
分布を示す。瞬時t1においては、高レベルのクロ
ツク電圧φ1が電極２０に印加され、低レベルの
クロツク電圧φ2が電極２１に印加される。ポリ
電極２０ｂとポリ電極２１ｂとの両方の中に夫々
空乏層２４と２５が形成されているため（ハツチ
ングしない部分により示す）、電極２０ａと２０
ｂとには同じ電圧が印加され、誘電体層は均一な
厚さを有するにもかかわらず、ポリ電極２０ｂの
下の電位−φは金属電極２０ａの下の電位よりも
低い。この差は、ポリ電極２０ｂ内には空乏層が
存在するためポリ電極２０ｂの下の誘電体の実効
厚さがAl電極の下よりも大きいことによる。こ
の結果、金属電極２０ａ，２１ａの下には電子に
対する電位障壁が形成され、これらの電位障壁が
電子が右側から左側へ移送されるのを防止する。
レベルの電圧をかけることができる。更に、クロ
ツク電圧φ1及びφ2の高レベルと低レベルは前述
した実施例のクロツク電圧φ1，φ2及びφ3の高レ
ベルと低レベルに同じに選ぶことができる。第４
図は２個の瞬時t1とt2の場合の表面層３内の電位
分布を示す。瞬時t1においては、高レベルのクロ
ツク電圧φ1が電極２０に印加され、低レベルの
クロツク電圧φ2が電極２１に印加される。ポリ
電極２０ｂとポリ電極２１ｂとの両方の中に夫々
空乏層２４と２５が形成されているため（ハツチ
ングしない部分により示す）、電極２０ａと２０
ｂとには同じ電圧が印加され、誘電体層は均一な
厚さを有するにもかかわらず、ポリ電極２０ｂの
下の電位−φは金属電極２０ａの下の電位よりも
低い。この差は、ポリ電極２０ｂ内には空乏層が
存在するためポリ電極２０ｂの下の誘電体の実効
厚さがAl電極の下よりも大きいことによる。こ
の結果、金属電極２０ａ，２１ａの下には電子に
対する電位障壁が形成され、これらの電位障壁が
電子が右側から左側へ移送されるのを防止する。
瞬時t1において、クロツク電圧φ1は高電圧レベ
ルにあり、クロツク電圧φ2は低（最も負）電圧
レベルにある。この時電極２０ｂの下に電位井戸
が形成され、この中に電子（ハツチングにより示
す）が流れ込むことができる。他方電極２１の下
には電位障壁が形成され、この電位障壁は電極２
１ａの下の方が電極２１ｂの下の方よりも高い。
瞬時t2においては、クロツク電圧φ2が高電圧レベ
ルにあり、クロツク電圧φ1が低電圧レベルにあ
る。この時は、電子は矢印で示すように電極２１
ｂの下の電位井戸に流れ込む。電極２０ａの下の
高い電位障壁が電子が右側から左側へ流れるのを
防止する。
ルにあり、クロツク電圧φ2は低（最も負）電圧
レベルにある。この時電極２０ｂの下に電位井戸
が形成され、この中に電子（ハツチングにより示
す）が流れ込むことができる。他方電極２１の下
には電位障壁が形成され、この電位障壁は電極２
１ａの下の方が電極２１ｂの下の方よりも高い。
瞬時t2においては、クロツク電圧φ2が高電圧レベ
ルにあり、クロツク電圧φ1が低電圧レベルにあ
る。この時は、電子は矢印で示すように電極２１
ｂの下の電位井戸に流れ込む。電極２０ａの下の
高い電位障壁が電子が右側から左側へ流れるのを
防止する。
このようにして２相動作のために必要とされる
電位プロフアイルを得るために半導体本体や誘電
体層５で付加的手段をとらなくても２相CCDが
得られる。
電位プロフアイルを得るために半導体本体や誘電
体層５で付加的手段をとらなくても２相CCDが
得られる。
第５図は類似の２相電荷結合素子の断面図を示
したものであるが、これは金属電極２０ａ，２１
ａがポリ電極２０ｂ，２１ｂを覆う誘電体層に形
成した窓を介してポリ電極２０ｂ，２１ｂに直接
接続されている点で第３図に示した電荷結合素子
と異なる。高オーミツクポリ電極２０ｂ，２１ｂ
間の分離した接続部やクロツクライを図示してい
ないが、それは今の場合必要ないからである。
したものであるが、これは金属電極２０ａ，２１
ａがポリ電極２０ｂ，２１ｂを覆う誘電体層に形
成した窓を介してポリ電極２０ｂ，２１ｂに直接
接続されている点で第３図に示した電荷結合素子
と異なる。高オーミツクポリ電極２０ｂ，２１ｂ
間の分離した接続部やクロツクライを図示してい
ないが、それは今の場合必要ないからである。
第６図は第３図に示した２相電荷結合装置の第
２の具体例の断面図である。ここでも電荷蓄積電
極２０ｂ，２１ｂは高オーミツク多結晶ｐ形シリ
コンから作る。しかし、移送電極２０ａ，２１ａ
は今の場合は金属でなく、ｎ形にドープした半導
体材料、殊にドーピング濃度が多結晶配線を作る
半導体技術で普通のように1019原子／cm3と1021原
子／cm3との間にあるn+形多結晶シリコンで作る。
動作時には、ｐ形電極２０ｂ，２１ｂ内に空乏層
２４，２５が形成されるが、これらの空乏層は、
クロツク電圧の正のスイープ及び負のスイープに
依存して、深く又は浅い。このような空乏層はｎ
形電極２０ａ，２１ａ内に形成されない。蓋し、
正に表面層３の電圧が高いため、これらの電極２
０ａ，２１ａと誘電体層５との間の界面で電子の
蓄積が生ずるためである。それ故、電極２０ａ，
２１ａと表面層３との間の実効距離は完全に誘電
体層５の厚さにより決まる。第３図に示した電荷
結合素子の金属電極２０ａ，２１ａの下の電位障
壁と同じ態様で、このような電位障壁が今度はｎ
形電極２０ａ，２１ａにより形成され、この電位
障壁の一つがチヤネル３内での転送方向を決め
る。
２の具体例の断面図である。ここでも電荷蓄積電
極２０ｂ，２１ｂは高オーミツク多結晶ｐ形シリ
コンから作る。しかし、移送電極２０ａ，２１ａ
は今の場合は金属でなく、ｎ形にドープした半導
体材料、殊にドーピング濃度が多結晶配線を作る
半導体技術で普通のように1019原子／cm3と1021原
子／cm3との間にあるn+形多結晶シリコンで作る。
動作時には、ｐ形電極２０ｂ，２１ｂ内に空乏層
２４，２５が形成されるが、これらの空乏層は、
クロツク電圧の正のスイープ及び負のスイープに
依存して、深く又は浅い。このような空乏層はｎ
形電極２０ａ，２１ａ内に形成されない。蓋し、
正に表面層３の電圧が高いため、これらの電極２
０ａ，２１ａと誘電体層５との間の界面で電子の
蓄積が生ずるためである。それ故、電極２０ａ，
２１ａと表面層３との間の実効距離は完全に誘電
体層５の厚さにより決まる。第３図に示した電荷
結合素子の金属電極２０ａ，２１ａの下の電位障
壁と同じ態様で、このような電位障壁が今度はｎ
形電極２０ａ，２１ａにより形成され、この電位
障壁の一つがチヤネル３内での転送方向を決め
る。
第６図に略式図示するようにｎ形電極２０ａ，
２１ａは金属（例えばAl）導線２６を介して
夫々関連する蓄積電極２０ｂ，２１ｂに接続でき
る。
２１ａは金属（例えばAl）導線２６を介して
夫々関連する蓄積電極２０ｂ，２１ｂに接続でき
る。
第７図は第３図に係わる電荷結合装置の第２の
変形例の断面図である。電極２０ａ，ｂと２１
ａ，ｂとは今度は単一の連続したｐ形ポリストリ
ツプで構成されている。部分２０ｂ，２１ｂはこ
こでもドーピング濃度が低く、この結果これらの
部分内に空乏層２４，２５が生じ得る。部分２０
ａ，２１ａはここでもｐ形であるが、これらの部
分内に実効空乏層が全く又は少なくともほとんど
形成されないような高いドーピング濃度を有し、
この結果部分２０ａ，２１ａの効果は実際には第
３図に示した実施例の金属電極２０ａ，２１ａの
効果と同じになる。
変形例の断面図である。電極２０ａ，ｂと２１
ａ，ｂとは今度は単一の連続したｐ形ポリストリ
ツプで構成されている。部分２０ｂ，２１ｂはこ
こでもドーピング濃度が低く、この結果これらの
部分内に空乏層２４，２５が生じ得る。部分２０
ａ，２１ａはここでもｐ形であるが、これらの部
分内に実効空乏層が全く又は少なくともほとんど
形成されないような高いドーピング濃度を有し、
この結果部分２０ａ，２１ａの効果は実際には第
３図に示した実施例の金属電極２０ａ，２１ａの
効果と同じになる。
注意すべきことは、ここに述べた実施例では部
分２０ａ−２０ｂ又は２１ａ−２１ｂは同一のポ
リ層で作られているが、２個の異なるポリ層で作
り、それらを互に連結するようにしてもよいこと
である。もう一つ注意すべきことは、第３，５，
６，７図に示したところでは空乏層２５が電極の
厚さの一部しかカバーしていないが、多結晶材料
の厚さを適当に選択することにより電極の全厚さ
に亘つて延在するようにしてもよいことである。
こうするとチヤネルの電極の下に隣接する部分内
にドリフト電界が形成され、これにより電荷の移
送が行なわれるという利点が与えられる。
分２０ａ−２０ｂ又は２１ａ−２１ｂは同一のポ
リ層で作られているが、２個の異なるポリ層で作
り、それらを互に連結するようにしてもよいこと
である。もう一つ注意すべきことは、第３，５，
６，７図に示したところでは空乏層２５が電極の
厚さの一部しかカバーしていないが、多結晶材料
の厚さを適当に選択することにより電極の全厚さ
に亘つて延在するようにしてもよいことである。
こうするとチヤネルの電極の下に隣接する部分内
にドリフト電界が形成され、これにより電荷の移
送が行なわれるという利点が与えられる。
本発明はここに述べた諸実施例に限定されるも
のではなく、当業者ならば本発明の範囲を逸脱せ
ずに種々の変形例を作ることができることを認め
るべきである。例えば、上述した諸実施例で、導
電形を逆にすることができる。また、シリコンの
代りに、他の適当な半導体材料を用いることもで
きる。
のではなく、当業者ならば本発明の範囲を逸脱せ
ずに種々の変形例を作ることができることを認め
るべきである。例えば、上述した諸実施例で、導
電形を逆にすることができる。また、シリコンの
代りに、他の適当な半導体材料を用いることもで
きる。
ゲート電極の高オーミツク材料は多結晶構造の
代りに単結晶構造とすることができる。
代りに単結晶構造とすることができる。
前述した諸実施例で示したオーミツクな接続部
を設ける代りに、高オーミツクなポリ電極に他の
接続部、例えば、容量性結合を設けることもしば
しばある。更に、本発明はここに述べたタイプ以
外の他の半導体装置で用いても有利である。
を設ける代りに、高オーミツクなポリ電極に他の
接続部、例えば、容量性結合を設けることもしば
しばある。更に、本発明はここに述べたタイプ以
外の他の半導体装置で用いても有利である。
第１図は本発明に係る電荷結合装置の一部の断
面図、第２図は第１図の素子に印加されるクロツ
ク電圧の説明図、第３図は本発明に係る２相電荷
結合装置の断面図、第４図は第３図に示した素子
で２個の異なる瞬時に生ずる電位分布の略図、第
５〜７図は第３図に示した２相電荷結合装置の
種々の修正例の断面図、第８図は電荷結合装置の
更にもう一つの具体例の断面図である。 １……基板（半導体本体）、２……表面、３…
…表面層（チヤネル）、４……出力区域、５……
誘電体層、６〜１１……クロツク電極、１２……
空乏層、１３……絶縁層、１４……手段、１５…
…給電導体、１６……電荷パケツト、２０，２１
……クロツク電極、２２，２３……クロツクライ
ン、２４，２５……空乏層、２６……金属導線、
３０……基板、３１……表面、３２，３３……空
乏層、３４……電位の変化を示す曲線、３５……
電位障壁、３６……電子、１１０……クロツク電
極本体を構成する部分、１１１……中間部、１１
２……pn接合。
面図、第２図は第１図の素子に印加されるクロツ
ク電圧の説明図、第３図は本発明に係る２相電荷
結合装置の断面図、第４図は第３図に示した素子
で２個の異なる瞬時に生ずる電位分布の略図、第
５〜７図は第３図に示した２相電荷結合装置の
種々の修正例の断面図、第８図は電荷結合装置の
更にもう一つの具体例の断面図である。 １……基板（半導体本体）、２……表面、３…
…表面層（チヤネル）、４……出力区域、５……
誘電体層、６〜１１……クロツク電極、１２……
空乏層、１３……絶縁層、１４……手段、１５…
…給電導体、１６……電荷パケツト、２０，２１
……クロツク電極、２２，２３……クロツクライ
ン、２４，２５……空乏層、２６……金属導線、
３０……基板、３１……表面、３２，３３……空
乏層、３４……電位の変化を示す曲線、３５……
電位障壁、３６……電子、１１０……クロツク電
極本体を構成する部分、１１１……中間部、１１
２……pn接合。
Claims (1)
- 【特許請求の範囲】 １ 単結晶半導体本体を有し、チヤネルが第１の
導電形であるチヤネル埋込み形の電荷結合装置で
あつて、この半導体本体の一表面にゲート誘電体
を構成する比較的薄肉の誘電体層が設けられ、こ
の誘電体層上に互いにある距離だけ離間した複数
のゲート電極が設けられ、これらゲート電極は下
側のチヤネル領域内で電荷キヤリアのパケツトを
順次に蓄積および移送する為のクロツク電圧を印
加しうるクロツク電極の列を構成し、これらゲー
ト電極はドーピングされた半導体材料を以つて構
成されている当該電荷結合装置において、前記の
ゲート電極の各々の少なくとも一部分が、前記の
ゲート誘電体に隣接し、通常の動作状態の下で降
服を生じることなく前記のゲート誘電体から前記
の一部分内に延在する空乏層を形成して半導体本
体とゲート電極との間の電気的結合が一時的に且
つ局所的に又は一時的に或いは局所的に解除され
るような低いドーピング濃度を有する、第１の導
電形とは反対の第２の導電形の部分（以後高オー
ミツク部と称する）を構成していることを特徴と
する電荷結合装置。 ２ ゲート電極の高オーミツク部がシリコン層を
具え、そのドーピング濃度が高々約1018原子／cm3
であることを特徴とする特許請求の範囲第１項に
記載の電荷結合装置。 ３ 前記高オーミツク部のドーピング濃度が1015
原子／cm3と５×1017原子／cm3との間に入ることを
特徴とする特許請求の範囲第２項に記載の電荷結
合装置。 ４ 電荷結合装置のチヤネル領域が第１の導電形
の表面領域により構成され、この表面領域が表面
から遠い側で分離用のpn接合により制限され且
つ厚さが高々1.0μｍであることを特徴とする特許
請求の範囲第３項に記載の電荷結合装置。 ５ 前記クロツク電極の列の各クロツク電極の高
オーミツク部が一側で導電領域に結合され、この
導電領域が同じようにゲート誘電体によりチヤネ
ル領域から分離され、その導電率がクロツク電極
の前記高オーミツク部の導電率と異なり、この結
果、等しい電圧を印加した時、前記高オーミツク
部の下には電位井戸が形成され、前記導電領域の
下には電位障壁が形成されるようになつているこ
とを特徴とする特許請求の範囲第３項又は第４項
に記載の電荷結合装置。 ６ 電荷結合装置を２相電荷結合装置としたこと
を特徴とする特許請求の範囲第５項に記載の電荷
結合装置。 ７ 前記導電領域を前記高オーミツク部と同じ導
電形を有し、ドーピング濃度が一層高い多結晶シ
リコンで作つたことを特徴とする特許請求の範囲
第５項又は第６項に記載の電荷結合装置。 ８ 前記導電領域を高オーミツク部の導電形と反
対の第１の導電形の多結晶シリコンで作つたこと
を特徴とする特許請求の範囲第５項又は第６項に
記載の電荷結合装置。 ９ 前記導電領域を金属、例えば、アルミニウム
で作つたことを特徴とする特許請求の範囲第５項
又は第６項に記載の電荷結合装置。 １０ ゲート誘電体が前記導電領域の下側で前記
高オーミツク部の下側とほぼ同じ厚さを有するこ
とを特徴とする特許請求の範囲第５項又は第６項
に記載の電荷結合装置。 １１ 表面に平行な方向に見て、チヤネル領域が
ほぼ均一なドーピング濃度を有することを特徴と
する特許請求の範囲第５項又は第６項又は第１０
項に記載の電荷結合装置。 １２ 電荷結合装置の前記のクロツク電極は、多
結晶シリコンの連続した層を第２の導電形の高オ
ーミツク部の列に分割した形態で設けられ、これ
らの高オーミツク部には更にクロツク電圧を印加
する手段が設けられ、これら高オーミツク部はこ
れらの中間にある第１の導電形の電気的に浮動状
態にある部分により互に分離されていることを特
徴とする特許請求の範囲第４項に記載の電荷結合
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8203870 | 1982-10-06 | ||
| NL8203870A NL8203870A (nl) | 1982-10-06 | 1982-10-06 | Halfgeleiderinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987869A JPS5987869A (ja) | 1984-05-21 |
| JPH0458700B2 true JPH0458700B2 (ja) | 1992-09-18 |
Family
ID=19840377
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186077A Granted JPS5987869A (ja) | 1982-10-06 | 1983-10-06 | 電荷結合装置 |
| JP63184770A Expired - Lifetime JPH0656889B2 (ja) | 1982-10-06 | 1988-07-26 | 半導体装置 |
| JP63184769A Expired - Lifetime JPH0656888B2 (ja) | 1982-10-06 | 1988-07-26 | 半導体装置 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184770A Expired - Lifetime JPH0656889B2 (ja) | 1982-10-06 | 1988-07-26 | 半導体装置 |
| JP63184769A Expired - Lifetime JPH0656888B2 (ja) | 1982-10-06 | 1988-07-26 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US4590509A (ja) |
| EP (1) | EP0111347B1 (ja) |
| JP (3) | JPS5987869A (ja) |
| DE (1) | DE3370249D1 (ja) |
| NL (1) | NL8203870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7094589B1 (ja) * | 2021-12-15 | 2022-07-04 | 良之 野島 | 突っ張り棒整列システム |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890004495B1 (ko) * | 1984-11-29 | 1989-11-06 | 가부시끼가이샤 도오시바 | 반도체 장치 |
| JPS6269664A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 相補ｍｏｓ型半導体装置 |
| JPH01286367A (ja) * | 1988-05-12 | 1989-11-17 | Nec Corp | 縦型電界効果トランジスタ |
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