JPS6269664A - 相補mos型半導体装置 - Google Patents
相補mos型半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000004020 conductor Substances 0.000 claims abstract description 4
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 13
- 239000010703 silicon Substances 0.000 abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 150000003376 silicon Chemical class 0.000 abstract description 3
- 238000010276 construction Methods 0.000 abstract 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 16
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 16
- 238000000605 extraction Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- -1 Arsenic ions Chemical class 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 206010011732 Cyst Diseases 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 208000031513 cyst Diseases 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000002244 precipitate Substances 0.000 description 2
- 238000001556 precipitation Methods 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明はゲート電極もしくは配線層の改善された半導
体装置に関する。
体装置に関する。
[発明の技術的背景とその問題点]
相補MO5型半導体装置、例えばCMOSインバータは
従来、次のような工程で製造されている。
従来、次のような工程で製造されている。
まず、第5a図において、N型(100)のシリコン(
St)基板50に、深さが約5μmのP型ウェル51を
形成し、基板50の表面に素子分離用不純物層52およ
びこの層52−1−に素子分離用の酸化膜53をそれぞ
れ形成し分離領域54とする。次に第5b図に示すよう
に、素子形成領域に 100人ないし500人の膜厚を
有するゲート酸化膜55を熱酸化法によって形成し、さ
らに全面にN型多結晶シリコン層を堆積し、これを写真
蝕刻技術によりバターニングしてゲート電極5Bを形成
する。その後、例えばヒ素(As)イオンなどのN型不
純物の選択イオン注入によりNチャネルMOSトランジ
スタのソース、ドレイン57および基板50の電位取出
し部58をそれぞれ形成する。次いで、例えばぜロン(
B)イオンのようなP型不純物を選択的にイオン注入し
、基板50にPチャネルMOSトランジスタのソース、
ドレイン59、P型ウェル51の電位取出し部60をそ
れぞれ形成する。次に、第5C図に示すように保護用酸
化膜61をCVD法(化学的気相成長法)などにより形
成し、ここに電極取り出し部を開口してアルミニューム
による配線パターン62を形成する。
St)基板50に、深さが約5μmのP型ウェル51を
形成し、基板50の表面に素子分離用不純物層52およ
びこの層52−1−に素子分離用の酸化膜53をそれぞ
れ形成し分離領域54とする。次に第5b図に示すよう
に、素子形成領域に 100人ないし500人の膜厚を
有するゲート酸化膜55を熱酸化法によって形成し、さ
らに全面にN型多結晶シリコン層を堆積し、これを写真
蝕刻技術によりバターニングしてゲート電極5Bを形成
する。その後、例えばヒ素(As)イオンなどのN型不
純物の選択イオン注入によりNチャネルMOSトランジ
スタのソース、ドレイン57および基板50の電位取出
し部58をそれぞれ形成する。次いで、例えばぜロン(
B)イオンのようなP型不純物を選択的にイオン注入し
、基板50にPチャネルMOSトランジスタのソース、
ドレイン59、P型ウェル51の電位取出し部60をそ
れぞれ形成する。次に、第5C図に示すように保護用酸
化膜61をCVD法(化学的気相成長法)などにより形
成し、ここに電極取り出し部を開口してアルミニューム
による配線パターン62を形成する。
このようなCMOSインバータの製造技術は相補MO5
型半導体装置の一般的な製造技術であり、従来から広く
用いられている。ここで、ゲート電極56などの配線材
料としては、ゲート電極をマスクとした自己整合法によ
りソース、ドレインが形成でき、かつ高温の熱処理に耐
え得る多結晶シリコンが用いられている。ところで、こ
の多結晶シリコンは高濃度の不純物を導入しても比抵抗
が10−3Ω・cm程度にしか下がらず、微細な素子で
はこのことが動作の高速化を制限している。
型半導体装置の一般的な製造技術であり、従来から広く
用いられている。ここで、ゲート電極56などの配線材
料としては、ゲート電極をマスクとした自己整合法によ
りソース、ドレインが形成でき、かつ高温の熱処理に耐
え得る多結晶シリコンが用いられている。ところで、こ
の多結晶シリコンは高濃度の不純物を導入しても比抵抗
が10−3Ω・cm程度にしか下がらず、微細な素子で
はこのことが動作の高速化を制限している。
このため、最近では多結晶シリコンの代わりに比抵抗が
約1桁低いモリブデンシリサイドまたは、金属シリサイ
ドと多結晶シリコンが使用された金属ポリサイドとから
なる2層構造の電極が使用される傾向にある。しかしな
がら、これらの電極の仕事関数は周囲温度によらず當に
一定なので、これらの電極か使用されたMO3I−ラン
ジスタの閾値電圧の温度依存性は非常に大きくなる。従
って、温度によって閾値電圧が変動し易くなり、MOS
トランジスタの動作速度の安定性に!jえる影響か極め
て大きい。
約1桁低いモリブデンシリサイドまたは、金属シリサイ
ドと多結晶シリコンが使用された金属ポリサイドとから
なる2層構造の電極が使用される傾向にある。しかしな
がら、これらの電極の仕事関数は周囲温度によらず當に
一定なので、これらの電極か使用されたMO3I−ラン
ジスタの閾値電圧の温度依存性は非常に大きくなる。従
って、温度によって閾値電圧が変動し易くなり、MOS
トランジスタの動作速度の安定性に!jえる影響か極め
て大きい。
[発明の目的]
この発明は上記のような事情を考慮してなされたもので
ありその「1的は、低配線抵抗の金属シリサイドまたは
金属ポリサイドからなる電極もしくは配線層のエネルギ
ーレベルを縮JU!さゼずに閾値電圧の温度依存性を少
なくした≧14導体装置を提供することにある。
ありその「1的は、低配線抵抗の金属シリサイドまたは
金属ポリサイドからなる電極もしくは配線層のエネルギ
ーレベルを縮JU!さゼずに閾値電圧の温度依存性を少
なくした≧14導体装置を提供することにある。
[発明の概要]
すなわち、この発明による半導体装置は、ゲート電極も
しくは配線層としてシリコンを化学量論組成(例えばモ
リブデンシリサイド (MoXSiy)においてY/X−2)よりも過剰に含
む高融点金属シリサイドにN型あるいはP型の不純物を
添加したものを形成した後、上記金属シリサイドの相変
態温度温度よりも高温で熱処理を加え、この熱処理によ
り上記金属シリサイドとシリコン基板もしくは多結晶シ
リコンあるいはゲート酸化膜などとの界面に上記N型も
しくはP型の不純物を含んだ多結晶シリコンを析出させ
るものである。
しくは配線層としてシリコンを化学量論組成(例えばモ
リブデンシリサイド (MoXSiy)においてY/X−2)よりも過剰に含
む高融点金属シリサイドにN型あるいはP型の不純物を
添加したものを形成した後、上記金属シリサイドの相変
態温度温度よりも高温で熱処理を加え、この熱処理によ
り上記金属シリサイドとシリコン基板もしくは多結晶シ
リコンあるいはゲート酸化膜などとの界面に上記N型も
しくはP型の不純物を含んだ多結晶シリコンを析出させ
るものである。
または、エネルギーレベルが縮退しない程度の濃度に不
純物が導入された多結晶シリコンを予めゲート酸化膜の
上に形成した後にモリブデンシリサイドを堆積してゲー
ト電極を形成し、閾値電圧の温度変化の少ないMOSト
ランジスタを実現するようにしている。
純物が導入された多結晶シリコンを予めゲート酸化膜の
上に形成した後にモリブデンシリサイドを堆積してゲー
ト電極を形成し、閾値電圧の温度変化の少ないMOSト
ランジスタを実現するようにしている。
[発明の実施例コ
以下、図面を参照してこの発明の一実施例を説明する。
第1図はこの発明をモリブデンシリサイドでゲート電極
を構成したCMOSインバータに= 5− 実施した場合の製造工程を示す断面図である。
を構成したCMOSインバータに= 5− 実施した場合の製造工程を示す断面図である。
まず、第1a図に示すように、比抵抗1ないし10Ω’
cmのN型(l0n)シリコン基板10に3μmないし
5μmの深さを有するPウェル11を形成する。続いて
第1b図に示すように素子分離領域予定部の基板10表
面に素子分離用不純物層12を形成し、さらにこの層1
2上に素子分離用の酸化膜13を形成して分離領域14
とする。
cmのN型(l0n)シリコン基板10に3μmないし
5μmの深さを有するPウェル11を形成する。続いて
第1b図に示すように素子分離領域予定部の基板10表
面に素子分離用不純物層12を形成し、さらにこの層1
2上に素子分離用の酸化膜13を形成して分離領域14
とする。
次に、第1c図に示すように、素子形成領域に100人
ないし500人の膜厚を有するゲート酸化膜15を形成
した後、厚さ3000人ないし0000人のモリブデン
シリサイド(MoxSiy)層IBを被着し、このモリ
ブデンシリサイド層16のうちNチャネルMOSトラン
ジスタのゲート電極となる部分にヒ素イオンを40Ke
VでI X 10137cm−2ノ濃度で、同じくPチ
ャネルMOSトランジスタのゲート電極となる部分にボ
ロンイオンを40KeVでI X 10137cm−3
の濃度でそれぞれイオン注入する。この後、全面にCV
D法によりシリコン酸化膜17を堆積形成し、さらに上
記モリブデンシリサイド層1Bおよびシリコン酸化膜1
7からなる積層膜を写真蝕刻技術よりパターニングして
NチャネルおよびPチャネルMO8)ランジスタのゲー
ト電極18Nおよび+8Pをそれぞれ形成する。ここで
、」−記モリブデンシリサイド層16はMo)(Sty
の組成比がY/X>2となるようなものを使用する。
ないし500人の膜厚を有するゲート酸化膜15を形成
した後、厚さ3000人ないし0000人のモリブデン
シリサイド(MoxSiy)層IBを被着し、このモリ
ブデンシリサイド層16のうちNチャネルMOSトラン
ジスタのゲート電極となる部分にヒ素イオンを40Ke
VでI X 10137cm−2ノ濃度で、同じくPチ
ャネルMOSトランジスタのゲート電極となる部分にボ
ロンイオンを40KeVでI X 10137cm−3
の濃度でそれぞれイオン注入する。この後、全面にCV
D法によりシリコン酸化膜17を堆積形成し、さらに上
記モリブデンシリサイド層1Bおよびシリコン酸化膜1
7からなる積層膜を写真蝕刻技術よりパターニングして
NチャネルおよびPチャネルMO8)ランジスタのゲー
ト電極18Nおよび+8Pをそれぞれ形成する。ここで
、」−記モリブデンシリサイド層16はMo)(Sty
の組成比がY/X>2となるようなものを使用する。
次に全面にレジスト19を被着し、第1d図に示すよう
にこのレジスト19を、Nチャネル側のソース、ドレイ
ン形成予定部およびゲート電極18Nと、基板電位取出
し部とが露出するように選択的に除去し、続いてこのレ
ジスト19をマスクに使用してPウェル11および基板
10にヒ素イオンを例えば加速電圧40KeV、 ド
ーズ量3 x 1015 /art−2の条件でイオン
注入して、NチャネルMO3)ランジスタのソース、ド
レイン20および基板電位取出し部21をそれぞれ形成
する。
にこのレジスト19を、Nチャネル側のソース、ドレイ
ン形成予定部およびゲート電極18Nと、基板電位取出
し部とが露出するように選択的に除去し、続いてこのレ
ジスト19をマスクに使用してPウェル11および基板
10にヒ素イオンを例えば加速電圧40KeV、 ド
ーズ量3 x 1015 /art−2の条件でイオン
注入して、NチャネルMO3)ランジスタのソース、ド
レイン20および基板電位取出し部21をそれぞれ形成
する。
次に上記イオン注入で使用されたレジスト19を全面剥
離し、新たにレジスト22を全面に被着し、今度は第1
e図に示すように、Pチャネル側のソース、トレイン形
成予定部およびゲート電極+8Pと、Pウェル電位取出
し部とが露出するように−1−記しシスト22を選択的
に除去し、続いてこのレジスト22をマスクに使用して
基板IOおよびPウェル11にボロンイオンを例えば加
速電圧40KeV。
離し、新たにレジスト22を全面に被着し、今度は第1
e図に示すように、Pチャネル側のソース、トレイン形
成予定部およびゲート電極+8Pと、Pウェル電位取出
し部とが露出するように−1−記しシスト22を選択的
に除去し、続いてこのレジスト22をマスクに使用して
基板IOおよびPウェル11にボロンイオンを例えば加
速電圧40KeV。
ドーズ量3X1015/cm−2の条件でイオン注入し
て、PチャネルMO8)ランジスタのソース、ドレイン
23およびPウェル電位取出し部24をそれぞれ形成す
る。
て、PチャネルMO8)ランジスタのソース、ドレイン
23およびPウェル電位取出し部24をそれぞれ形成す
る。
その後、上記レジスト22を全面剥離し、さらに450
℃ないし1000℃の熱処理、すなわち高融点金属シリ
サイドの相変態温度よりも高温の熱処理を行ない、第1
f図に示すように前記モリブデンシリサイド層からなる
ゲート電極18N、 18P内の過剰なシリコンをモリ
ブデンシリサイド層16とゲート酸化膜15との界面に
析出させてシリコン析出層25を形成する。なお、この
シリコン析出層25は多結晶シリコンで構成される。こ
こで、NチャネルMO8I−ランジスタ側のゲート電極
111Nのモリブデンシリサイド層16には予めヒ素イ
オンが、PチャネルMO8)ランジスタ側のゲート電極
18片のモリブデンシリサイド層16には予めボロンイ
オンがそれぞれ注入されているので、Nチャネル側のゲ
ート酸化膜15上にはN型の多結晶シリコンが、Pチャ
ネル側のゲート酸化膜15上にはP型の多結晶シリコン
がそれぞれ析出する。
℃ないし1000℃の熱処理、すなわち高融点金属シリ
サイドの相変態温度よりも高温の熱処理を行ない、第1
f図に示すように前記モリブデンシリサイド層からなる
ゲート電極18N、 18P内の過剰なシリコンをモリ
ブデンシリサイド層16とゲート酸化膜15との界面に
析出させてシリコン析出層25を形成する。なお、この
シリコン析出層25は多結晶シリコンで構成される。こ
こで、NチャネルMO8I−ランジスタ側のゲート電極
111Nのモリブデンシリサイド層16には予めヒ素イ
オンが、PチャネルMO8)ランジスタ側のゲート電極
18片のモリブデンシリサイド層16には予めボロンイ
オンがそれぞれ注入されているので、Nチャネル側のゲ
ート酸化膜15上にはN型の多結晶シリコンが、Pチャ
ネル側のゲート酸化膜15上にはP型の多結晶シリコン
がそれぞれ析出する。
続いて第1g図に示すように、周知の技術を用いて全面
に保護用酸化膜26をCVD法などにより堆積形成し、
引き続きこの保護用酸化膜26に対し電極取出し部を開
口し、さらに全面にアルミニュームなどの金属を被着し
、これをバターニングして配線パターン27を形成する
。
に保護用酸化膜26をCVD法などにより堆積形成し、
引き続きこの保護用酸化膜26に対し電極取出し部を開
口し、さらに全面にアルミニュームなどの金属を被着し
、これをバターニングして配線パターン27を形成する
。
このようにして形成されたNチャネルおよびPチャネル
MOSトランジスタの閾値電圧は、基板10の不純物濃
度が5X1015cm−3、Pウェル11の不純物濃度
が2X1016cm−3のときそれぞれ約+0.8V、
−0,8V1.:なる。
MOSトランジスタの閾値電圧は、基板10の不純物濃
度が5X1015cm−3、Pウェル11の不純物濃度
が2X1016cm−3のときそれぞれ約+0.8V、
−0,8V1.:なる。
また、析出されたシリコン析出層25の不純物濃度は約
lX1017cm−3程度となり、このシリコン析出層
25のエネルギーレベルは縮退しておらず、温度により
変化する。このため、従来装置のようにN型多結晶シリ
コン層でゲート電極を構成した場合に比較し、Nチャネ
ルおよびPチャネルMOSトランジスタの閾値電圧の温
度変化による変動は抑制される。
lX1017cm−3程度となり、このシリコン析出層
25のエネルギーレベルは縮退しておらず、温度により
変化する。このため、従来装置のようにN型多結晶シリ
コン層でゲート電極を構成した場合に比較し、Nチャネ
ルおよびPチャネルMOSトランジスタの閾値電圧の温
度変化による変動は抑制される。
すなわち、MOSトランジスタの閾値電圧vthは一般
に次式で与えられる。
に次式で与えられる。
Vth−φll1s+2φf+Aiφfl +B=
φm+φf+Alφfl +C ・・・ ま ただし、上記1式においてφll1sは金属とシリコン
のフェルミレベルの差であり、φfは真性半導体のフェ
ルミレベルからのフェルミレベルの差であり、φmは金
属のフェルミレベルであり、かつAlB、Cはそれぞれ
定数である。ここで、従来のようなN型多結晶シリコン
ゲート電極ではφfは温度に依存し、φmは依存しない
ため、閾値電圧vthの温度依存性は大きくなる。しか
しながら、上記実施例のものでは、ゲート電極の金属の
仕事関数φmが温度により変化するので、閾値電圧Vt
bの温度依存性は小さくなる。
φm+φf+Alφfl +C ・・・ ま ただし、上記1式においてφll1sは金属とシリコン
のフェルミレベルの差であり、φfは真性半導体のフェ
ルミレベルからのフェルミレベルの差であり、φmは金
属のフェルミレベルであり、かつAlB、Cはそれぞれ
定数である。ここで、従来のようなN型多結晶シリコン
ゲート電極ではφfは温度に依存し、φmは依存しない
ため、閾値電圧vthの温度依存性は大きくなる。しか
しながら、上記実施例のものでは、ゲート電極の金属の
仕事関数φmが温度により変化するので、閾値電圧Vt
bの温度依存性は小さくなる。
第2図は上記実施例装置および従来装置におけるNチャ
ネル、PチャネルMO8)ランジスタの閾値電圧の温度
依存性を示す特性図であり、横軸には絶対温度T (K
)を、縦軸には閾値電圧vth(V)をそれぞれとった
ものである。図において実線aおよびbで示される」−
2実施例装置におけるNチャネル、PチャネルMOSト
ランジスタの閾値電圧の温度依存特性は、図中の破線c
Sdで示される従来装置におけるNチャネル、Pチャネ
ルMO8)ランジスタの閾値電圧の温度依存特性よりも
変化が少ないことがわかる。なおこの時の測定条件は各
トランジスタのチャネル幅Wを5μm1チャネル長りを
20μmとし、ドレイン電圧を0.1vとした場合であ
る。
ネル、PチャネルMO8)ランジスタの閾値電圧の温度
依存性を示す特性図であり、横軸には絶対温度T (K
)を、縦軸には閾値電圧vth(V)をそれぞれとった
ものである。図において実線aおよびbで示される」−
2実施例装置におけるNチャネル、PチャネルMOSト
ランジスタの閾値電圧の温度依存特性は、図中の破線c
Sdで示される従来装置におけるNチャネル、Pチャネ
ルMO8)ランジスタの閾値電圧の温度依存特性よりも
変化が少ないことがわかる。なおこの時の測定条件は各
トランジスタのチャネル幅Wを5μm1チャネル長りを
20μmとし、ドレイン電圧を0.1vとした場合であ
る。
さらに−上記実施例の装置は温度による閾値電圧変動が
少ないので、低温時におけるドレイン電流を多くするこ
とができる。またドレイン電流が増加するので、低温時
における動作速度も従来より大幅に改善することができ
た。
少ないので、低温時におけるドレイン電流を多くするこ
とができる。またドレイン電流が増加するので、低温時
における動作速度も従来より大幅に改善することができ
た。
= 11−
第3図は上記実施例装置および従来装置におけるMO3
I−ランジスタの動作速度の目安となる遅延時間の温度
依存性を示す特性図であり、横軸には絶対温度T (K
)を、縦軸には遅延時間τ(p s e c)をそれぞ
れとったものである。図において電源電圧VDDを3v
および5■にしたときの実線aおよびbで示される」、
記実施例装置におけるMOS)ランジスタの遅延時間の
温度依存特性は、図中の破線csdで示される従来装置
のMOS)ランジスタの遅延時間の温度依存特性に比較
して、特に低温領域で改善されていることがわかる。こ
のような高速特性は、特にサブミクロンオーダーのトラ
ンジスタにおいて電源電圧VDDが低くなるとさらに閾
値電圧依存性が増加するので、より効果が大きくなる。
I−ランジスタの動作速度の目安となる遅延時間の温度
依存性を示す特性図であり、横軸には絶対温度T (K
)を、縦軸には遅延時間τ(p s e c)をそれぞ
れとったものである。図において電源電圧VDDを3v
および5■にしたときの実線aおよびbで示される」、
記実施例装置におけるMOS)ランジスタの遅延時間の
温度依存特性は、図中の破線csdで示される従来装置
のMOS)ランジスタの遅延時間の温度依存特性に比較
して、特に低温領域で改善されていることがわかる。こ
のような高速特性は、特にサブミクロンオーダーのトラ
ンジスタにおいて電源電圧VDDが低くなるとさらに閾
値電圧依存性が増加するので、より効果が大きくなる。
また素子が微細化されるに従い、回路の閾値電圧に対す
るマージンは一般に狭くなるが、上記実施例のものでは
閾値電圧の安定性がよくなる。
るマージンは一般に狭くなるが、上記実施例のものでは
閾値電圧の安定性がよくなる。
第4図はこの発明の他の実施例による半導体装置の構成
を示す断面1図である。この実施例装置は、前記Nチャ
ネル側およびPチャネル側のゲート電極11tN、 1
8Pそれぞれを形成する場合に、まずゲート酸化膜I5
の上に多結晶シリコン層28を堆積し、さらにこの上に
モリブデンシリサイド層29を堆積し、この多結晶シリ
コン層28およびモリブデンシある。そして−1−2多
結晶シリコン層28には予めN型もしくはP型の不純物
が例えばlX1017cm”3の濃度でドーピングされ
ている。
を示す断面1図である。この実施例装置は、前記Nチャ
ネル側およびPチャネル側のゲート電極11tN、 1
8Pそれぞれを形成する場合に、まずゲート酸化膜I5
の上に多結晶シリコン層28を堆積し、さらにこの上に
モリブデンシリサイド層29を堆積し、この多結晶シリ
コン層28およびモリブデンシある。そして−1−2多
結晶シリコン層28には予めN型もしくはP型の不純物
が例えばlX1017cm”3の濃度でドーピングされ
ている。
このような構成でも上記実施例装置と同様の効果が期待
できる。この場合、モリブデンシリサイ° ド層29の
組成比はどのような比であってもよい。
できる。この場合、モリブデンシリサイ° ド層29の
組成比はどのような比であってもよい。
なお、上記各実施例ではゲート電極18N、 18Pを
構成するにあたり、モリブデンシリサイド層16もしく
は29を使用する場合について説明したが、これはタン
グステン、チタン、タンタル、プラチナなど、高温の加
熱処理で解けることがない高融点金属のシリサイドであ
ればどのようなものでも使用が可能である。またこの高
融点金属シリサイ−13= ドに対する不純物のドーピング方法もイオン注入以外に
気相および固相からの拡散法を用いるようにしてもよい
。
構成するにあたり、モリブデンシリサイド層16もしく
は29を使用する場合について説明したが、これはタン
グステン、チタン、タンタル、プラチナなど、高温の加
熱処理で解けることがない高融点金属のシリサイドであ
ればどのようなものでも使用が可能である。またこの高
融点金属シリサイ−13= ドに対する不純物のドーピング方法もイオン注入以外に
気相および固相からの拡散法を用いるようにしてもよい
。
また、−1−記名実施例ではこの発明をCMO8構造の
半導体装置に実施した場合について説明したが、Nチャ
ネルMOSトランジスタのみの半導体装置に実施が可能
であり、さらに微細化された集積回路にも応用でき、こ
れらについても同様の効果を得ることができる。またゲ
ート電極と同様に配線についてもこの発明を適用するこ
とができる。
半導体装置に実施した場合について説明したが、Nチャ
ネルMOSトランジスタのみの半導体装置に実施が可能
であり、さらに微細化された集積回路にも応用でき、こ
れらについても同様の効果を得ることができる。またゲ
ート電極と同様に配線についてもこの発明を適用するこ
とができる。
[発明の効果]
以上説明したようにこの発明によれば、低配線抵抗の金
属シリサイドまたは金属ポリサイドからなる電極もしく
は配線層のエネルギーレベルを縮退させずに閾値電圧の
温度依存性を少なくした半導体装置を提供することがで
きる。
属シリサイドまたは金属ポリサイドからなる電極もしく
は配線層のエネルギーレベルを縮退させずに閾値電圧の
温度依存性を少なくした半導体装置を提供することがで
きる。
第1図はこの発明に係る半導体装置の一実施例による製
造工程を示す断面図、第2図および第3図はそれぞれ上
記実施例を説明するだめの特性的線図、第4図はこの発
明の他の実施例の構成を示す断面図、第5図は従来装置
の製造工程を示す断面図である。 lO・・・N型のシリコン基板、11・・・Pウェル、
12・・・素子分離用不純物層、13・・・素子分離用
の酸化膜、14・・・分離領域、15・・・ゲート酸化
膜、16・・・モリブデンシリサイド層、17・・・シ
リコン酸化膜、18・・・ゲート電極18.19.22
・・・レジスト、20・・・NチャネルMO5I−ラン
ジスタのソース、ドレイン、21・・・基板電位取出し
部、23・・・PチャネルMO5)ランジスタのソース
、ドレイン、24・・・Pウェル電位取出し部、25・
・・シリコン析出層、26・・・保護用酸化膜、27・
・・配線パターン、28・・・多結晶シリコン層、29
・・・モリブデンシリサイド層。
造工程を示す断面図、第2図および第3図はそれぞれ上
記実施例を説明するだめの特性的線図、第4図はこの発
明の他の実施例の構成を示す断面図、第5図は従来装置
の製造工程を示す断面図である。 lO・・・N型のシリコン基板、11・・・Pウェル、
12・・・素子分離用不純物層、13・・・素子分離用
の酸化膜、14・・・分離領域、15・・・ゲート酸化
膜、16・・・モリブデンシリサイド層、17・・・シ
リコン酸化膜、18・・・ゲート電極18.19.22
・・・レジスト、20・・・NチャネルMO5I−ラン
ジスタのソース、ドレイン、21・・・基板電位取出し
部、23・・・PチャネルMO5)ランジスタのソース
、ドレイン、24・・・Pウェル電位取出し部、25・
・・シリコン析出層、26・・・保護用酸化膜、27・
・・配線パターン、28・・・多結晶シリコン層、29
・・・モリブデンシリサイド層。
Claims (4)
- (1)半導体基体と、この基体の表面上に設けられその
エネルギーレベルが縮退していない導電体層で構成され
た電極もしくは配線とを具備したことを特徴とする半導
体装置。 - (2)前記導電体層が、そのエネルギーレベルが縮退し
ない程度の不純物を含む多結晶シリコン層と金属シリサ
イド層とから構成されている特許請求の範囲第1項に記
載の半導体装置。 - (3)前記導電体層が、そのエネルギーレベルが縮退し
ない程度の不純物を含む多結晶シリコン層と金属ポリサ
イド層とから構成されている特許請求の範囲第1項に記
載の半導体装置。 - (4)前記多結晶シリコン層には1×10^1^9cm
^−^3以下の濃度で不純物が導入されている特許請求
の範囲第2項および第3のいずれかに記載の半導体装置
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60210423A JPS6269664A (ja) | 1985-09-24 | 1985-09-24 | 相補mos型半導体装置 |
US06/908,028 US4812889A (en) | 1985-09-24 | 1986-09-16 | Semiconductor device FET with reduced energy level degeneration |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60210423A JPS6269664A (ja) | 1985-09-24 | 1985-09-24 | 相補mos型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6269664A true JPS6269664A (ja) | 1987-03-30 |
JPH0351313B2 JPH0351313B2 (ja) | 1991-08-06 |
Family
ID=16589066
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60210423A Granted JPS6269664A (ja) | 1985-09-24 | 1985-09-24 | 相補mos型半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4812889A (ja) |
JP (1) | JPS6269664A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2752991B2 (ja) * | 1988-07-14 | 1998-05-18 | 株式会社東芝 | 半導体装置 |
JP3395263B2 (ja) * | 1992-07-31 | 2003-04-07 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
US6072715A (en) * | 1994-07-22 | 2000-06-06 | Texas Instruments Incorporated | Memory circuit and method of construction |
US6770521B2 (en) * | 2001-11-30 | 2004-08-03 | Texas Instruments Incorporated | Method of making multiple work function gates by implanting metals with metallic alloying additives |
US6892970B2 (en) | 2002-12-18 | 2005-05-17 | Robert Bosch Gmbh | Fuel injector having segmented metal core |
US7394071B2 (en) * | 2004-12-20 | 2008-07-01 | Electronics And Telecommunications Research Institute | Micro column electron beam apparatus formed in low temperature co-fired ceramic substrate |
US7573306B2 (en) * | 2006-01-31 | 2009-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device, power supply detector and semiconductor device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS592363A (ja) * | 1982-06-09 | 1984-01-07 | テキサス・インスツルメンツ・インコ−ポレイテツド | 相補型絶縁ゲート電界効果型装置 |
JPS5968974A (ja) * | 1982-10-12 | 1984-04-19 | Matsushita Electric Ind Co Ltd | Mis半導体装置 |
JPS6066854A (ja) * | 1983-09-24 | 1985-04-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3738880A (en) * | 1971-06-23 | 1973-06-12 | Rca Corp | Method of making a semiconductor device |
US3793090A (en) * | 1972-11-21 | 1974-02-19 | Ibm | Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics |
JPS514627A (en) * | 1974-07-03 | 1976-01-14 | Shoketsu Kinzoku Kogyo Kk | Pairotsutoshiki 2 hokodenjiben |
JPS52156576A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Production of mis semiconductor device |
US4329706A (en) * | 1979-03-01 | 1982-05-11 | International Business Machines Corporation | Doped polysilicon silicide semiconductor integrated circuit interconnections |
JPS57194567A (en) * | 1981-05-27 | 1982-11-30 | Hitachi Ltd | Semiconductor memory device |
NL8203870A (nl) * | 1982-10-06 | 1984-05-01 | Philips Nv | Halfgeleiderinrichting. |
JPS59114859A (ja) * | 1982-12-21 | 1984-07-03 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1985
- 1985-09-24 JP JP60210423A patent/JPS6269664A/ja active Granted
-
1986
- 1986-09-16 US US06/908,028 patent/US4812889A/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS592363A (ja) * | 1982-06-09 | 1984-01-07 | テキサス・インスツルメンツ・インコ−ポレイテツド | 相補型絶縁ゲート電界効果型装置 |
JPS5968974A (ja) * | 1982-10-12 | 1984-04-19 | Matsushita Electric Ind Co Ltd | Mis半導体装置 |
JPS6066854A (ja) * | 1983-09-24 | 1985-04-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0351313B2 (ja) | 1991-08-06 |
US4812889A (en) | 1989-03-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |