JPH0458698B2 - - Google Patents
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- JPH0458698B2 JPH0458698B2 JP58030928A JP3092883A JPH0458698B2 JP H0458698 B2 JPH0458698 B2 JP H0458698B2 JP 58030928 A JP58030928 A JP 58030928A JP 3092883 A JP3092883 A JP 3092883A JP H0458698 B2 JPH0458698 B2 JP H0458698B2
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- gate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/112—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor
- H01L31/1124—Devices with PN homojunction gate
- H01L31/1126—Devices with PN homojunction gate the device being a field-effect phototransistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
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- Light Receiving Elements (AREA)
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Description
【発明の詳細な説明】
技術分野
本発明は、SITすなわち静電誘導型トランジス
タを使用する半導体光検出装置及びその駆動方法
にかかり、特に情報の非破壊読出しを行うための
改良に関するものである。
タを使用する半導体光検出装置及びその駆動方法
にかかり、特に情報の非破壊読出しを行うための
改良に関するものである。
背景技術
SITを使用する半導体光検出装置例えば固体撮
像装置としては、出発技術として特許出願公開昭
和55年第15229号公報に最も基本的な装置が開示
されており、この装置の更に改良されたものが特
許願昭和56年第204656号を始めとして種々提案さ
れている。
像装置としては、出発技術として特許出願公開昭
和55年第15229号公報に最も基本的な装置が開示
されており、この装置の更に改良されたものが特
許願昭和56年第204656号を始めとして種々提案さ
れている。
ところで、SITを有する光検出装置は、入射光
によつて生成されるキヤリアをそのまま入射光の
情報として出力するのではなく、かかるキヤリア
の量に応じてソース・ドレイン間に流れる電流値
を変化させることによつて情報の読出しを行うも
のであるため、いわゆる非破壊読出しが可能であ
るという特徴を有している。このような非破壊読
出しは、特にラインセンサあるいはイメージセン
サにおけるスチル画像の光検出において有効であ
る。
によつて生成されるキヤリアをそのまま入射光の
情報として出力するのではなく、かかるキヤリア
の量に応じてソース・ドレイン間に流れる電流値
を変化させることによつて情報の読出しを行うも
のであるため、いわゆる非破壊読出しが可能であ
るという特徴を有している。このような非破壊読
出しは、特にラインセンサあるいはイメージセン
サにおけるスチル画像の光検出において有効であ
る。
従来のSITを用いる光検出装置、特にSITが一
次元又は二次元に複数個配列されている光検出装
置においては、ゲート領域（ゲート分割型にあつ
てはコントロールゲート領域）に対して入射光に
よつて生成されたキヤリアが蓄積されるようにな
つており、このゲート領域に所定の電圧を外部か
ら印加することによつてソース・ドレイン間に電
流を流すこととしていた。
次元又は二次元に複数個配列されている光検出装
置においては、ゲート領域（ゲート分割型にあつ
てはコントロールゲート領域）に対して入射光に
よつて生成されたキヤリアが蓄積されるようにな
つており、このゲート領域に所定の電圧を外部か
ら印加することによつてソース・ドレイン間に電
流を流すこととしていた。
このときにゲート領域には、蓄積されたキヤリ
アがチヤンネル領域に吐き出されるような形で電
圧が印加されるため、該電圧の印加が複数回に及
ぶと、キヤリアが消滅するおそれがある。したが
つて、ゲート領域に印加する情報読出し用の電圧
の条件、例えばその大きさ、パルス幅などの設定
が極めて困難となつて情報の非破壊読出しに支障
をきたすという不都合があつた。
アがチヤンネル領域に吐き出されるような形で電
圧が印加されるため、該電圧の印加が複数回に及
ぶと、キヤリアが消滅するおそれがある。したが
つて、ゲート領域に印加する情報読出し用の電圧
の条件、例えばその大きさ、パルス幅などの設定
が極めて困難となつて情報の非破壊読出しに支障
をきたすという不都合があつた。
目 的
本発明は、このような従来技術の欠点を改善
し、良好に情報の非破壊読出しを行うことができ
る半導体光検出装置及びその駆動方法を提供する
ことをその目的とする。
し、良好に情報の非破壊読出しを行うことができ
る半導体光検出装置及びその駆動方法を提供する
ことをその目的とする。
発明の開示
本発明による半導体光検出装置によれば、ゲー
ト領域に、情報読出し時における蓄積されたキヤ
リアの消滅を抑制する手段が形成される。
ト領域に、情報読出し時における蓄積されたキヤ
リアの消滅を抑制する手段が形成される。
主要な実施態様によれば、前記抑制手段は、ゲ
ート領域とチヤンネル領域との境界に設けられた
絶縁層によるポテンシヤルの障壁である。
ート領域とチヤンネル領域との境界に設けられた
絶縁層によるポテンシヤルの障壁である。
主要な他の実施態様によれば、前記抑制手段
は、絶縁層によるポテンシヤルの障壁に対して、
ゲート領域に蓄積されたキヤリアを消滅させるた
めの電圧印加後にゲート領域に形成されるポテン
シヤルが付加されたポテンシヤルの障壁である。
は、絶縁層によるポテンシヤルの障壁に対して、
ゲート領域に蓄積されたキヤリアを消滅させるた
めの電圧印加後にゲート領域に形成されるポテン
シヤルが付加されたポテンシヤルの障壁である。
本発明による半導体光検出装置の駆動方法によ
れば、ゲート領域にはリセツト信号が印加され、
このリセツト信号は、情報読出しのための信号の
印加によるキヤリアの消滅を抑制するためにゲー
ト領域に設けられたポテンシヤルの障害に抗して
キヤリアを消滅させるポテンシヤルをゲート領域
に形成する。
れば、ゲート領域にはリセツト信号が印加され、
このリセツト信号は、情報読出しのための信号の
印加によるキヤリアの消滅を抑制するためにゲー
ト領域に設けられたポテンシヤルの障害に抗して
キヤリアを消滅させるポテンシヤルをゲート領域
に形成する。
主要な実施態様によれば、前記リセツト信号
は、一次元又は二次元に複数個配列されたSITの
すべての情報が読み出された後に、すべてのSIT
に対して印加される。
は、一次元又は二次元に複数個配列されたSITの
すべての情報が読み出された後に、すべてのSIT
に対して印加される。
主要な他の実施態様によれば、前記リセツト信
号は、二次元に複数個配列されたSITに対して、
各ビデオラインの情報が読み出された後に、すべ
てのSITに対して印加される。
号は、二次元に複数個配列されたSITに対して、
各ビデオラインの情報が読み出された後に、すべ
てのSITに対して印加される。
実施例の説明
次に、添津図面を参照して本発明による半導体
光検出装置及びその駆動方法の実施例を詳細に説
明する。
光検出装置及びその駆動方法の実施例を詳細に説
明する。
第１図には、本発明によるSITを使用する半導
体光検出装置であつて、撮像装置の一実施例が示
されている。この実施例は、ゲート領域が分割さ
れていない非分割ゲート型である。この第１図の
うち(A)は、一部を切除した平面図であり、(B)は、
(A)の平面図における矢印Ｉの方向から見た端面図
である。この(B)では、図の複雑化を避けるため、
各セル間の接続を行う構造部分が省略されてい
る。また、一画素に対応するセルの第１図Ｂに対
応する端面が第２図に拡大して示されている。
体光検出装置であつて、撮像装置の一実施例が示
されている。この実施例は、ゲート領域が分割さ
れていない非分割ゲート型である。この第１図の
うち(A)は、一部を切除した平面図であり、(B)は、
(A)の平面図における矢印Ｉの方向から見た端面図
である。この(B)では、図の複雑化を避けるため、
各セル間の接続を行う構造部分が省略されてい
る。また、一画素に対応するセルの第１図Ｂに対
応する端面が第２図に拡大して示されている。
これら第１図Ａ，Ｂ及び第２図において、シリ
コン（Si）などの材料を用いた不純物密度が高い
n+層の基板１０上には、不純物密度の低いn-層
から成るチヤンネル領域１２が形成されている。
コン（Si）などの材料を用いた不純物密度が高い
n+層の基板１０上には、不純物密度の低いn-層
から成るチヤンネル領域１２が形成されている。
このチヤンネル領域１２が形成されるn-層の
上面には、不純物密度が高いp+層から成るゲー
ト領域１４が設けられている。このゲート領域１
４の内側には、チヤンネル領域１２を挟んでソー
ス領域１６が設けられている。これらのゲート領
域１４及びソース領域１６は、第１図Ａに示され
ているように、適当な間隙で規則的かつ２次元の
マトリクス上に配列されており、一組のゲート領
域１４及びソース領域１６によつて一画素に対応
するセルが形成されている。
上面には、不純物密度が高いp+層から成るゲー
ト領域１４が設けられている。このゲート領域１
４の内側には、チヤンネル領域１２を挟んでソー
ス領域１６が設けられている。これらのゲート領
域１４及びソース領域１６は、第１図Ａに示され
ているように、適当な間隙で規則的かつ２次元の
マトリクス上に配列されており、一組のゲート領
域１４及びソース領域１６によつて一画素に対応
するセルが形成されている。
隣接するゲート領域１４間には、例えば酸化シ
リコン（SiO2）から成る絶縁分離層２０Ａが形
成されており、これによつて各セル間の分離が行
なわれている。
リコン（SiO2）から成る絶縁分離層２０Ａが形
成されており、これによつて各セル間の分離が行
なわれている。
次に、チヤンネル領域１２が形成されるn-層
の上面には、ゲート領域１４及びソース領域１６
の露出部分を除く全体に酸化シリコン（SiO2）
からなる表面保護膜２０が形成されている。ソー
ス領域１６のうち露出部分には、ソース電極２２
が隣接するセル間で接続して形成されている。ゲ
ート領域１４の露出部分には、透明状のゲート電
極２４が絶縁層２６を介して形成されている。絶
縁層２６は、前記ソース電極２２上に延長して設
けられている。この絶縁層２６上に沿つてゲート
電極２４が形成されている。すなわち、絶縁層２
６によつてゲート領域１４とゲート電極２４との
間にコンデンサが形成されるとともに、ソース電
極２２とゲート電極２４間の絶縁が行なわれてい
る。このゲート電極２４の接続の方向とソース電
極２２の接続の方向とは交差しており、これによ
つていずれかのセルに蓄積されている情報の読出
しが可能となる。すなわち、複数のソース電極２
２の任意の１つを選択し、複数のゲート電極２４
の任意の１つを選択すれば、両電極の交差する位
置のセルが選択される。基板１０のうち、チヤン
ネル領域１２が形成されているn-層と反対側に
は、ドレイン電極２８が形成されている。
の上面には、ゲート領域１４及びソース領域１６
の露出部分を除く全体に酸化シリコン（SiO2）
からなる表面保護膜２０が形成されている。ソー
ス領域１６のうち露出部分には、ソース電極２２
が隣接するセル間で接続して形成されている。ゲ
ート領域１４の露出部分には、透明状のゲート電
極２４が絶縁層２６を介して形成されている。絶
縁層２６は、前記ソース電極２２上に延長して設
けられている。この絶縁層２６上に沿つてゲート
電極２４が形成されている。すなわち、絶縁層２
６によつてゲート領域１４とゲート電極２４との
間にコンデンサが形成されるとともに、ソース電
極２２とゲート電極２４間の絶縁が行なわれてい
る。このゲート電極２４の接続の方向とソース電
極２２の接続の方向とは交差しており、これによ
つていずれかのセルに蓄積されている情報の読出
しが可能となる。すなわち、複数のソース電極２
２の任意の１つを選択し、複数のゲート電極２４
の任意の１つを選択すれば、両電極の交差する位
置のセルが選択される。基板１０のうち、チヤン
ネル領域１２が形成されているn-層と反対側に
は、ドレイン電極２８が形成されている。
次に、ゲート領域１４とチヤンネル領域１２と
の境界には、絶縁層１４Ｉが形成されている。す
なわちデート領域１４は、絶縁層１４Ｉと、絶縁
層２６とによつて周囲が被覆された構成となつて
いた。
の境界には、絶縁層１４Ｉが形成されている。す
なわちデート領域１４は、絶縁層１４Ｉと、絶縁
層２６とによつて周囲が被覆された構成となつて
いた。
絶縁層１４Ｉ，２６は、酸化シリコン
（SiO2）、チツ化シリコン（SiN又はSi3N4）、酸化
タンタル（Ta2O5）などによつて形成されてい
る。絶縁層２６は、例えば、300ないし1000Å程
度に形成される。絶縁層１４Ｉは、例えば300な
いし1000Å程度に形成される場合と、300Å以下
に形成される場合がある。この絶縁層１４Ｉの厚
さは、キヤリアの移動態様に影響する。厚さが
300Å以上の場合には、主としてアバランシエ
（電子なだれ）によつてキヤリアが層を通過し、
300Å以下の場合には電界又はトンネル効果によ
つてキヤリアが層を通過すると考えられる。アバ
ランシエによる場合には、セルの性能の低下ある
いは破壊につながるおそれがあるため、相対の配
慮をする必要がある。また、、絶縁層１４Ｉの厚
さは、駆動時におけるリセツト電圧の大きさの選
定にも影響する。基板１０のn+層からゲート領
域１４のp+層に至るまでのバンド構造の概略が
第３図に示されてい。この図の説明は従つて、後
に行う。
（SiO2）、チツ化シリコン（SiN又はSi3N4）、酸化
タンタル（Ta2O5）などによつて形成されてい
る。絶縁層２６は、例えば、300ないし1000Å程
度に形成される。絶縁層１４Ｉは、例えば300な
いし1000Å程度に形成される場合と、300Å以下
に形成される場合がある。この絶縁層１４Ｉの厚
さは、キヤリアの移動態様に影響する。厚さが
300Å以上の場合には、主としてアバランシエ
（電子なだれ）によつてキヤリアが層を通過し、
300Å以下の場合には電界又はトンネル効果によ
つてキヤリアが層を通過すると考えられる。アバ
ランシエによる場合には、セルの性能の低下ある
いは破壊につながるおそれがあるため、相対の配
慮をする必要がある。また、、絶縁層１４Ｉの厚
さは、駆動時におけるリセツト電圧の大きさの選
定にも影響する。基板１０のn+層からゲート領
域１４のp+層に至るまでのバンド構造の概略が
第３図に示されてい。この図の説明は従つて、後
に行う。
次に、上述した構造を有する撮像装置の電気的
な等価回路と、各電極間の接続及び駆動手段との
接続について説明する。
な等価回路と、各電極間の接続及び駆動手段との
接続について説明する。
第４図Ａには、電気回路と外部装置の接続が示
されている。この接続の一部は、第２図にも示さ
れている。
されている。この接続の一部は、第２図にも示さ
れている。
まず、第４図Ａに示されているセルを表わすシ
ンボルについて、第４図Ｂを参照して説明する。
こ図において、SAは、チヤンネルを表わし、ソ
ース電極２２及びドレイン電極２８が接続されて
いる。SBは、ゲート領域１４を表わし、SC１
は、絶縁層２６によつて形成されるコンデンサを
表わしており、ゲート電極２４が接続されてい
る。また、SC２は、絶縁層１４Ｉによつて形成
されるコンデンサを表わしている。
ンボルについて、第４図Ｂを参照して説明する。
こ図において、SAは、チヤンネルを表わし、ソ
ース電極２２及びドレイン電極２８が接続されて
いる。SBは、ゲート領域１４を表わし、SC１
は、絶縁層２６によつて形成されるコンデンサを
表わしており、ゲート電極２４が接続されてい
る。また、SC２は、絶縁層１４Ｉによつて形成
されるコンデンサを表わしている。
次に、第４図Ａあるいは第２図において、画素
単位に相当するセルPCは、第１図Ａに示したよ
うに、二次元のマトリツクス状に複数個配列さて
いる。複数のケート電極２４には、読出しアドレ
ス回路３０が各々接続されており、水平行ごとに
順に読出し用のパルス電圧が印加されるようにな
つている。他方、複数のソース電極２２は、スイ
ツチング動作をするトランジスタ４０のドレイン
に各々接続されており、更にソースは出力端子３
８に各々接続されている。トランジスタ４０のゲ
ートは、ビデオライン選択回路３２に各接続され
ている。このビデオライン選択回路３２からは、
トランジスタ４０を対して順に選択パルス電圧が
出力されるようになつており、これによつてトラ
ンジスタ４０が順次駆動される。
単位に相当するセルPCは、第１図Ａに示したよ
うに、二次元のマトリツクス状に複数個配列さて
いる。複数のケート電極２４には、読出しアドレ
ス回路３０が各々接続されており、水平行ごとに
順に読出し用のパルス電圧が印加されるようにな
つている。他方、複数のソース電極２２は、スイ
ツチング動作をするトランジスタ４０のドレイン
に各々接続されており、更にソースは出力端子３
８に各々接続されている。トランジスタ４０のゲ
ートは、ビデオライン選択回路３２に各接続され
ている。このビデオライン選択回路３２からは、
トランジスタ４０を対して順に選択パルス電圧が
出力されるようになつており、これによつてトラ
ンジスタ４０が順次駆動される。
トランジスタ４０は、例えば通常は「OFF」
の状態にあるSITによつて構成されており、読出
しアドレス回路３０及びビデオライ選択回路３２
は、例えばシフトレジスタによつて構成れてい
る。また、出力端子３８とアースすなわちアドレ
ス電極２８との間には、出力用の抵抗３４及び電
源３６が接続されている。これらの構成部分によ
つて、情報読出し用の回路が構成されている。
の状態にあるSITによつて構成されており、読出
しアドレス回路３０及びビデオライ選択回路３２
は、例えばシフトレジスタによつて構成れてい
る。また、出力端子３８とアースすなわちアドレ
ス電極２８との間には、出力用の抵抗３４及び電
源３６が接続されている。これらの構成部分によ
つて、情報読出し用の回路が構成されている。
次に、各セルPCのゲート領域１４に蓄積され
ているキヤリアの消滅すなわちリセツトを行う回
路について説明する。複数のゲート電極２４に
は、リセツト用のトランジスタ４０Ｒのソースが
各々接続されている。これらのトランジスタ４０
Ｒのドレイには、アース間に電源３６Ｒが各々接
続されており、ゲートは、リセツトパルス印加用
の端子３８Ｒに各々されている。
ているキヤリアの消滅すなわちリセツトを行う回
路について説明する。複数のゲート電極２４に
は、リセツト用のトランジスタ４０Ｒのソースが
各々接続されている。これらのトランジスタ４０
Ｒのドレイには、アース間に電源３６Ｒが各々接
続されており、ゲートは、リセツトパルス印加用
の端子３８Ｒに各々されている。
次に、上述した実施例の全体的動作について、
第１図ないし第４図の他に第５図を参照しながら
説明する。なお、第５図には、駆動時において撮
像装置に印加される信号が経時的に示されしま
う。
第１図ないし第４図の他に第５図を参照しながら
説明する。なお、第５図には、駆動時において撮
像装置に印加される信号が経時的に示されしま
う。
まず、第５図に示されているタイムチヤートに
おいて、リセツトパルスφRが印加された直後の
時刻T0の状態を考えると、ゲート領域１４に蓄
積されていた正孔Ｈ（第３図）は、消滅した状態
となつている。ゲート領域１４はp+層によつて
形成されているため、通常の中性の状態で正孔Ｈ
が存在しているが、この正孔Ｈも消滅しているの
で、等価的な負に帯電した状態となつている。す
なわち、バンドCB、VBのいずれも第３図の矢
印FAに示されている方向に変化している。この
ため、絶縁層１４Ｉを介してチヤンネル領域１２
とゲート領域１４との間に、きわめて落差の大き
なポテンシヤル差が生じた状態となつている。
おいて、リセツトパルスφRが印加された直後の
時刻T0の状態を考えると、ゲート領域１４に蓄
積されていた正孔Ｈ（第３図）は、消滅した状態
となつている。ゲート領域１４はp+層によつて
形成されているため、通常の中性の状態で正孔Ｈ
が存在しているが、この正孔Ｈも消滅しているの
で、等価的な負に帯電した状態となつている。す
なわち、バンドCB、VBのいずれも第３図の矢
印FAに示されている方向に変化している。この
ため、絶縁層１４Ｉを介してチヤンネル領域１２
とゲート領域１４との間に、きわめて落差の大き
なポテンシヤル差が生じた状態となつている。
このような状態下において、時刻T0ないしT1
間（適当な時間）に各セルPCに対して光が入射
すると、まず電子Ｅと正孔Ｈの対が形成されると
ともに、第３図に示されているようにチヤネル領
域１２からゲート領域１４にわたつて形成されて
いる電位傾斜部分により分離される。電子Ｅは導
電帯CBに沿つてドレイン電極２８の方向に移動
し、正孔Ｈは価電子帯VBに沿つてゲート領域１
４の方向に移動する。この正孔Ｈは、上述した落
差のあるポテンシヤルの差すなわち強力な電界の
影響を受け、絶縁層１４Ｉの厚さによりトンネル
あるいは電界による注入又はアバランシエによる
注入が行なわれてゲート領域１４に蓄積される。
以上の作用により、各セルPCのゲート領域１４
には、入射光に対応する量の正孔が蓄積されるこ
ととなる。
間（適当な時間）に各セルPCに対して光が入射
すると、まず電子Ｅと正孔Ｈの対が形成されると
ともに、第３図に示されているようにチヤネル領
域１２からゲート領域１４にわたつて形成されて
いる電位傾斜部分により分離される。電子Ｅは導
電帯CBに沿つてドレイン電極２８の方向に移動
し、正孔Ｈは価電子帯VBに沿つてゲート領域１
４の方向に移動する。この正孔Ｈは、上述した落
差のあるポテンシヤルの差すなわち強力な電界の
影響を受け、絶縁層１４Ｉの厚さによりトンネル
あるいは電界による注入又はアバランシエによる
注入が行なわれてゲート領域１４に蓄積される。
以上の作用により、各セルPCのゲート領域１４
には、入射光に対応する量の正孔が蓄積されるこ
ととなる。
次に、時刻T1以後T2にかけて、ビデオライン
選択回路３２により複数のソース電極２２に接続
されているトランジスタ４０に対し、選択パルス
電圧φs1ないしφsnが順次印加される。これによつ
て該当するトランジスタ４０が駆動され、第４図
Ａに示されているセルPCのうち該当する列方向
に配列されている複数のセルPCのソース電極２
２及びドレイン電極２８が抵抗３４を介して電源
３６に接続される。これによつてソース・ドレイ
ン電流の流れる準備が終了する。なお、この状態
では、各セルPCが非導通の状態を維持するよう
に例えば電源３６の電圧等が調整されている。
選択回路３２により複数のソース電極２２に接続
されているトランジスタ４０に対し、選択パルス
電圧φs1ないしφsnが順次印加される。これによつ
て該当するトランジスタ４０が駆動され、第４図
Ａに示されているセルPCのうち該当する列方向
に配列されている複数のセルPCのソース電極２
２及びドレイン電極２８が抵抗３４を介して電源
３６に接続される。これによつてソース・ドレイ
ン電流の流れる準備が終了する。なお、この状態
では、各セルPCが非導通の状態を維持するよう
に例えば電源３６の電圧等が調整されている。
以上の動作によつて、画像情報を読み出す対象
となるビデオラインが選択される。他方、読出し
アドレス回路３０によつて複数あるゲート電極２
４に対し、順にパルス電圧φG1ないしφGoが各ビデ
オラインに対して印加される。これによつて選択
されたビデオライン上に位置するセルPCが順に
次々と駆動され、コントロールゲート領域１４に
蓄積された正孔Ｈの量すなわち入射光量に対応す
るソース・ドレイン電流が抵抗３４に流れ、更に
は電圧に変換されて出力端子３８に出力されるこ
ととなる。
となるビデオラインが選択される。他方、読出し
アドレス回路３０によつて複数あるゲート電極２
４に対し、順にパルス電圧φG1ないしφGoが各ビデ
オラインに対して印加される。これによつて選択
されたビデオライン上に位置するセルPCが順に
次々と駆動され、コントロールゲート領域１４に
蓄積された正孔Ｈの量すなわち入射光量に対応す
るソース・ドレイン電流が抵抗３４に流れ、更に
は電圧に変換されて出力端子３８に出力されるこ
ととなる。
なお、パルス電圧φG1ないしφGoの大きさは、ゲ
ート領域１４に蓄積された正孔Ｈがチヤンネル領
域１２に吐き出されて消滅しない程度の大きさす
なわちリセツトパルスφRよりも小さい電圧例え
ば1.5V程度とする。また、リセツトパルスφRは、
絶縁層１４Ｉの厚さに応じて大きくする必要があ
る。
ート領域１４に蓄積された正孔Ｈがチヤンネル領
域１２に吐き出されて消滅しない程度の大きさす
なわちリセツトパルスφRよりも小さい電圧例え
ば1.5V程度とする。また、リセツトパルスφRは、
絶縁層１４Ｉの厚さに応じて大きくする必要があ
る。
次に、１フイールドの走査を終了した時刻T2
においては、再び端子３８Ｒに電圧が印加されて
リセツトパルスφRがすべてのセルPCに対して印
加され、ゲート領域１４に蓄積されている正孔Ｈ
が消滅され、次の動作が行なわれる。
においては、再び端子３８Ｒに電圧が印加されて
リセツトパルスφRがすべてのセルPCに対して印
加され、ゲート領域１４に蓄積されている正孔Ｈ
が消滅され、次の動作が行なわれる。
以上の動作が繰り返し連続して行なわれること
により、入射光に対応する画像情報は、出力端子
３８から電圧変化として良好に出力されることと
なる。
により、入射光に対応する画像情報は、出力端子
３８から電圧変化として良好に出力されることと
なる。
次に、本発明による他の実施例について第６図
ないし第９図を参照しながら説明する。この実施
例は、ゲートがコントロールゲート及びシールデ
イングゲートに分割されている分割ゲート型SIT
の実施例である。なお、上述した実施例と同様の
構成部分については同一の符号を用いることと
し、共通する説明を省略する。
ないし第９図を参照しながら説明する。この実施
例は、ゲートがコントロールゲート及びシールデ
イングゲートに分割されている分割ゲート型SIT
の実施例である。なお、上述した実施例と同様の
構成部分については同一の符号を用いることと
し、共通する説明を省略する。
第６図には、本発明によるSITを使用する半導
体光検出装置であつて、撮像装置の他の実施例が
示されている。この図のうちＡは、一部に切除し
た平面図であり、Ｂは、Ａの平面図における矢印
の方向から見た端面図である。このＢでは、図
の複雑化を避けるため、各セル間の接続を行う構
成部分が省略されている。また、一画素に対応す
るセルの第６図Ｂに対応する端面が第７図に拡大
して示されている。
体光検出装置であつて、撮像装置の他の実施例が
示されている。この図のうちＡは、一部に切除し
た平面図であり、Ｂは、Ａの平面図における矢印
の方向から見た端面図である。このＢでは、図
の複雑化を避けるため、各セル間の接続を行う構
成部分が省略されている。また、一画素に対応す
るセルの第６図Ｂに対応する端面が第７図に拡大
して示されている。
これら第６図Ａ，Ｂ及び第７図において、シリ
コン（Si）などの材料を用いた不純物密度が高い
n+層の基板１１０上には、不純物密度の低いn-
層から成るチヤンネル領域１１２が形成されてい
る。
コン（Si）などの材料を用いた不純物密度が高い
n+層の基板１１０上には、不純物密度の低いn-
層から成るチヤンネル領域１１２が形成されてい
る。
このチヤンネル領域１１２が形成されるn-層
の上面には、不純物密度が高いp+層から成るコ
ントロールゲート領域１１４が設けられている。
このコントロールゲート領域１１４の周囲には、
不純物密度が高いn+層から成るソース領域１１
６が設けられている。これらのコントロールゲー
ト領域１１４及びソース領域１１６は、第６図Ａ
に示されているように、適当な間隔で規則的かつ
２次元のマトリクス上に配列されており、一組の
コントロールゲート領域１１４及びソース領域１
１６によつて一画素に対応するセルが形成されて
いる。
の上面には、不純物密度が高いp+層から成るコ
ントロールゲート領域１１４が設けられている。
このコントロールゲート領域１１４の周囲には、
不純物密度が高いn+層から成るソース領域１１
６が設けられている。これらのコントロールゲー
ト領域１１４及びソース領域１１６は、第６図Ａ
に示されているように、適当な間隔で規則的かつ
２次元のマトリクス上に配列されており、一組の
コントロールゲート領域１１４及びソース領域１
１６によつて一画素に対応するセルが形成されて
いる。
隣接するソース領域１１６間には、不純物密度
が高いp+層から成るシールデイングゲート領域
１１８が形成されている。コントロールゲート領
域１１４と、チヤンネル領域１１２との境界に
は、絶縁層１１４Ｉが形成されている。更に、シ
ールデイングゲート領域１１８には、シールデイ
ングゲート電極１１８Ｅが接続形成されており、
外部から適当な電圧を印加できるようになつてい
る。
が高いp+層から成るシールデイングゲート領域
１１８が形成されている。コントロールゲート領
域１１４と、チヤンネル領域１１２との境界に
は、絶縁層１１４Ｉが形成されている。更に、シ
ールデイングゲート領域１１８には、シールデイ
ングゲート電極１１８Ｅが接続形成されており、
外部から適当な電圧を印加できるようになつてい
る。
次に、チヤンネル領域１１２が形成されている
n-層の上面には、コントロールゲート領域１１
４、ソース領域１１６及びシールデイングゲート
領域１１８の一部の露出部分１１８Ｐを除く全体
に酸化シリコン（SiO2）などの方面保護膜１２
０が表面保護のために形成されている。ソース領
域１１６のうち露出部分には、ソース電極１２２
が隣接するセル間で接続して形成されている。こ
の接続の方向は、第６図Ａに示されているよう
に、後述するコントロールゲート電極の接続方向
と交差する方向である。
n-層の上面には、コントロールゲート領域１１
４、ソース領域１１６及びシールデイングゲート
領域１１８の一部の露出部分１１８Ｐを除く全体
に酸化シリコン（SiO2）などの方面保護膜１２
０が表面保護のために形成されている。ソース領
域１１６のうち露出部分には、ソース電極１２２
が隣接するセル間で接続して形成されている。こ
の接続の方向は、第６図Ａに示されているよう
に、後述するコントロールゲート電極の接続方向
と交差する方向である。
次に、コントロールゲート領域１１４の露出部
分には、透明状のコントロールゲート電極１２４
が絶縁層１２６を介して形成されている。絶縁層
１２６は、例えば酸化シリコンから成り、前記ソ
ース電極１２２上に延長して設けられている。こ
の絶縁層１２６上に沿つてコントロールゲート電
極１２４が形成されている。すなわち、絶縁層１
２６によつてコントロールゲート領域１１４とコ
ントロールゲート電極１２４との間にコンデンサ
が形成されるとともに、ソース電極１２２、シー
ルデイングゲート電極１１８Ｅ及びコントロール
ゲート電極１２４相互間の絶線が行なわれてい
る。このコントロールゲート電極１２４の接続の
方向と、ソース電極１２２の接続の方向とは交差
しており、これによつていずれかのセルに蓄積さ
れている情報の読出しが可能となる。すなわち、
複数のソース電極１２２の任意の１つを選択し、
複数のコントロールゲート電極１２４の任意の１
つを選択すれば、両電極の交差する位置のセルが
選択される。基板１１０のうち、チヤンネル領域
１１２が形成されてるn-層と反対側には、ドレ
イン電極１２８が形成されている。
分には、透明状のコントロールゲート電極１２４
が絶縁層１２６を介して形成されている。絶縁層
１２６は、例えば酸化シリコンから成り、前記ソ
ース電極１２２上に延長して設けられている。こ
の絶縁層１２６上に沿つてコントロールゲート電
極１２４が形成されている。すなわち、絶縁層１
２６によつてコントロールゲート領域１１４とコ
ントロールゲート電極１２４との間にコンデンサ
が形成されるとともに、ソース電極１２２、シー
ルデイングゲート電極１１８Ｅ及びコントロール
ゲート電極１２４相互間の絶線が行なわれてい
る。このコントロールゲート電極１２４の接続の
方向と、ソース電極１２２の接続の方向とは交差
しており、これによつていずれかのセルに蓄積さ
れている情報の読出しが可能となる。すなわち、
複数のソース電極１２２の任意の１つを選択し、
複数のコントロールゲート電極１２４の任意の１
つを選択すれば、両電極の交差する位置のセルが
選択される。基板１１０のうち、チヤンネル領域
１１２が形成されてるn-層と反対側には、ドレ
イン電極１２８が形成されている。
なお、シールデイングゲート電極１１８Ｅは、
図示されていない部分で接続されており、シール
デイングゲート領域１１８の全体に対して所定の
電圧が印加できるようになつている。
図示されていない部分で接続されており、シール
デイングゲート領域１１８の全体に対して所定の
電圧が印加できるようになつている。
次に、上述した構造を有する撮像装置の電気的
な等価回路と、各電極間の接続及び駆動手段との
接続について説明する。
な等価回路と、各電極間の接続及び駆動手段との
接続について説明する。
第８図には、電気回路と外部装置の接続が示さ
れている。この接続の一部は、第７図にも示さて
いる。
れている。この接続の一部は、第７図にも示さて
いる。
まず、第８図に示されているセルを表わすシン
ボルについて、第９図を参照して説明する。この
図においてDSAは、チヤンネルを表わし、ソー
ス電極１２２及びドレイン電極１２８が接続され
ている。DSBは、コントロールゲート領域１１
４を表わし、DSC１は、絶縁層１２６によつて
形成されるコンデンサを表わしており、コントロ
ールゲート電極１２４が接続されている。また、
DSC２は、絶縁層１１４Ｉによつて形成される
コンデンサを表わしている。更に、DSDは、シ
ールデイングゲート領域１１８を表わしており、
シールデイングゲート電極１１８Ｅが接続されて
いる。
ボルについて、第９図を参照して説明する。この
図においてDSAは、チヤンネルを表わし、ソー
ス電極１２２及びドレイン電極１２８が接続され
ている。DSBは、コントロールゲート領域１１
４を表わし、DSC１は、絶縁層１２６によつて
形成されるコンデンサを表わしており、コントロ
ールゲート電極１２４が接続されている。また、
DSC２は、絶縁層１１４Ｉによつて形成される
コンデンサを表わしている。更に、DSDは、シ
ールデイングゲート領域１１８を表わしており、
シールデイングゲート電極１１８Ｅが接続されて
いる。
次に、第８図あるいは第７図において、画素単
位に相当するセルDPCは、第６図Ａに示したよ
うに、二次元のマトリクス状に複数個配列されて
いる。複数のコントロールゲート電極１２４は、
スイツチング動作をするトランジスタ１４０Ｒの
ドレインに各々各ビデオラインごとに接続されて
おり、更にソースは電源１３６Ｒに共通に接続さ
れている。トランジスタ１４０Ｒのゲートは、リ
セツトパルス印加用の端子１３８Ｒに各々接続さ
れている。また、ドレインは読出しアドレス回路
１３０にも接続されている。
位に相当するセルDPCは、第６図Ａに示したよ
うに、二次元のマトリクス状に複数個配列されて
いる。複数のコントロールゲート電極１２４は、
スイツチング動作をするトランジスタ１４０Ｒの
ドレインに各々各ビデオラインごとに接続されて
おり、更にソースは電源１３６Ｒに共通に接続さ
れている。トランジスタ１４０Ｒのゲートは、リ
セツトパルス印加用の端子１３８Ｒに各々接続さ
れている。また、ドレインは読出しアドレス回路
１３０にも接続されている。
他方、複数のソース電極１２２は、スイツチン
グ動作をするトランジスタ１４０のドレインに各
列毎に接続されており、更にトランジスタ１４０
のソースは出力端子１３８に各々接続されてい
る。トランジスタ１４０のゲートは、ビデオライ
ン選択回路１３２に各々接続されている。このビ
デオライン選択回路１３２からは、トランジスタ
１４０に対して順に選択パルス電圧が出力される
ようになつており、これによつてトランジスタ１
４０が順次駆動される。
グ動作をするトランジスタ１４０のドレインに各
列毎に接続されており、更にトランジスタ１４０
のソースは出力端子１３８に各々接続されてい
る。トランジスタ１４０のゲートは、ビデオライ
ン選択回路１３２に各々接続されている。このビ
デオライン選択回路１３２からは、トランジスタ
１４０に対して順に選択パルス電圧が出力される
ようになつており、これによつてトランジスタ１
４０が順次駆動される。
トランジスタ１４０，１４０Ｒは、例えば通常
は「OFF」の状態にあるSITによつて構成されて
おり、読出しアドレス回路１３０及びビデオライ
ン選択回路１３２は、例えばシフトレジスタによ
つて構成されている。
は「OFF」の状態にあるSITによつて構成されて
おり、読出しアドレス回路１３０及びビデオライ
ン選択回路１３２は、例えばシフトレジスタによ
つて構成されている。
また、出力端子１３８とアースすなわちドレイ
ン電極１２８との間には、出力用の抵抗１３４及
び電極１３６が接続されている。各セルDPCの
シールデイングゲート電極１１８には、他の可変
電源136Vが接続されている。この可変電源136V
は、例えば可変抵抗VR、電圧可変の電源VE及
び可変容量コンデンサVCから成つている。
ン電極１２８との間には、出力用の抵抗１３４及
び電極１３６が接続されている。各セルDPCの
シールデイングゲート電極１１８には、他の可変
電源136Vが接続されている。この可変電源136V
は、例えば可変抵抗VR、電圧可変の電源VE及
び可変容量コンデンサVCから成つている。
第８図に示す実施例の動作は第４図Ａについて
説明した実施例のそれと同様であり、第８図にお
いて示されている各信号φS1〜φSn，φR，φG1〜φGo
について第５図のタイムチヤートが適用される。
説明した実施例のそれと同様であり、第８図にお
いて示されている各信号φS1〜φSn，φR，φG1〜φGo
について第５図のタイムチヤートが適用される。
なお、可変電源136Vによつてシールデイング
領域１１８に印加される電圧は、上述した情報の
読出し時における電位の基準を与えるものであ
り、この値を変化させることによつて出力特性を
一定の範囲で変更することができる。
領域１１８に印加される電圧は、上述した情報の
読出し時における電位の基準を与えるものであ
り、この値を変化させることによつて出力特性を
一定の範囲で変更することができる。
第１０図には、本発明をライセンサに適用した
実施例が示されている。なお、上述した実施例と
同様の構成部分については、同一の符号を用いる
こととし、その説明を省略する。
実施例が示されている。なお、上述した実施例と
同様の構成部分については、同一の符号を用いる
こととし、その説明を省略する。
この実施例においては、ソース領域１１６Ｌが
各セルに対して連続して共通に形成されており、
ソース電極１２２Ｌも同様である。シールデイン
グゲート領域１１８Ｌは、コントロールゲート領
域１１４の周囲の一部分で削除されている。
各セルに対して連続して共通に形成されており、
ソース電極１２２Ｌも同様である。シールデイン
グゲート領域１１８Ｌは、コントロールゲート領
域１１４の周囲の一部分で削除されている。
ラインセンサにおいては、撮像装置のようにビ
デオラインの選択が必要とされないので、上述し
た簡略な構成とすることができる。従つて、ビデ
オライン選択回路１３２Ｌ及びトランジスタ１４
０Ｌは必ずしも必要ではないが、上述した実施例
との対比のため図示する。
デオラインの選択が必要とされないので、上述し
た簡略な構成とすることができる。従つて、ビデ
オライン選択回路１３２Ｌ及びトランジスタ１４
０Ｌは必ずしも必要ではないが、上述した実施例
との対比のため図示する。
次に、シールデイングゲート領域へのキヤリア
の蓄積の防止に配慮した他の実施例について説明
する。第１１図Ａ，Ｂには、この実施例が示され
ており、同図Ａは第１図Ａに対応する平面図であ
り、第１１図Ｂは第１図Ｂに対応する端面図であ
つて第１１図Ａの矢印から見た図である。な
お、この実施例において上述した実施例と同様の
構成部分については同一の符号を用いることと
し、その説明を省略する。
の蓄積の防止に配慮した他の実施例について説明
する。第１１図Ａ，Ｂには、この実施例が示され
ており、同図Ａは第１図Ａに対応する平面図であ
り、第１１図Ｂは第１図Ｂに対応する端面図であ
つて第１１図Ａの矢印から見た図である。な
お、この実施例において上述した実施例と同様の
構成部分については同一の符号を用いることと
し、その説明を省略する。
この第１１図Ａ，Ｂに示されている実施例で
は、ソース領域１４６は、シールデイングゲート
領域１１８に接近して設けられている。すなわ
ち、ソース領域１４６とシールデイングゲート領
域１１８との距離をWA、ソース領域１４６とコ
ントロールゲート領域１１４との距離をWBとす
ると、WA＜WBの関係になる。このようにする
と、ソース領域１４６にある最もポテンシヤルの
低い位置すなわち真のゲートの位置がシールデイ
ングゲート領域１１８の方向に移動し、正孔Ｈ
は、コントロールゲート領域１１４に有効に蓄積
されるようになる。
は、ソース領域１４６は、シールデイングゲート
領域１１８に接近して設けられている。すなわ
ち、ソース領域１４６とシールデイングゲート領
域１１８との距離をWA、ソース領域１４６とコ
ントロールゲート領域１１４との距離をWBとす
ると、WA＜WBの関係になる。このようにする
と、ソース領域１４６にある最もポテンシヤルの
低い位置すなわち真のゲートの位置がシールデイ
ングゲート領域１１８の方向に移動し、正孔Ｈ
は、コントロールゲート領域１１４に有効に蓄積
されるようになる。
更に、本実施例においては、ソース領域１４６
及びシールデイングゲート領域１１８上に絶縁膜
１４２を介してアルミニウムのしや光膜１４４が
形成されている。このためシールデイングゲート
領域１１８の部分からチヤンネル領域１１２に対
しては光が侵入せず、シールデイングゲート領域
１１８に対するキヤリア（本実施例では正孔Ｈ）
の蓄積が行なわれない。なお、本実施例において
は、しや光膜１４４は、酸化膜１２０の通穴部分
１２０Ｈを通じてシールデイングゲート領域１１
８に接続されており、シールデイングゲート電極
として兼用されている。このしや光膜１４４は、
コントロールゲート電極１２４の下側に設ける必
要はなく、上側に設けるようにしてもよい。
及びシールデイングゲート領域１１８上に絶縁膜
１４２を介してアルミニウムのしや光膜１４４が
形成されている。このためシールデイングゲート
領域１１８の部分からチヤンネル領域１１２に対
しては光が侵入せず、シールデイングゲート領域
１１８に対するキヤリア（本実施例では正孔Ｈ）
の蓄積が行なわれない。なお、本実施例において
は、しや光膜１４４は、酸化膜１２０の通穴部分
１２０Ｈを通じてシールデイングゲート領域１１
８に接続されており、シールデイングゲート電極
として兼用されている。このしや光膜１４４は、
コントロールゲート電極１２４の下側に設ける必
要はなく、上側に設けるようにしてもよい。
以上のように、本実施例によれば、セル間の分
離が一層向上するが、その他に、この分離の向上
は、シールデイングゲート領域１１８をコントロ
ールゲート領域１１４よりもチヤンネル領域１１
２に対して深く形成することによつても達成で
き、また、シールデイングゲート領域１１８の不
純物密度をコントロールゲート領域１１４よりも
高くすることによつても達成できる。
離が一層向上するが、その他に、この分離の向上
は、シールデイングゲート領域１１８をコントロ
ールゲート領域１１４よりもチヤンネル領域１１
２に対して深く形成することによつても達成で
き、また、シールデイングゲート領域１１８の不
純物密度をコントロールゲート領域１１４よりも
高くすることによつても達成できる。
以上のいずれかの１つの、あるいは複数の構成
の組合せによつて、セル間の分離の向上を図るこ
とができ、単位面積当りに配列されるセルの集積
度を著しく向上させることができる。
の組合せによつて、セル間の分離の向上を図るこ
とができ、単位面積当りに配列されるセルの集積
度を著しく向上させることができる。
第１２図には、本発明の更に他の実施例が示さ
れている。この実施例では、入射光によるキヤリ
アの蓄積を抑制し、セル間の分離を向上させるた
めに、シールデイングゲート領域２１８は、チヤ
ンネル領域１１２の深部に埋込まれるように形成
されており、チヤンネル領域１１２の表面との間
には、絶縁層２２０が形成されている。
れている。この実施例では、入射光によるキヤリ
アの蓄積を抑制し、セル間の分離を向上させるた
めに、シールデイングゲート領域２１８は、チヤ
ンネル領域１１２の深部に埋込まれるように形成
されており、チヤンネル領域１１２の表面との間
には、絶縁層２２０が形成されている。
第１３図には、本発明の更に他の実施例が示さ
れている。この実施例も、同様に入射光によるシ
ールデイングゲート領域１１８に対するキヤリア
の蓄積を抑制し、セル間の分離を向上させるため
のもので、シールデイングゲート領域１１８とチ
ヤンネル領域１１２との境界に絶縁層１１８Ｉが
形成されている。
れている。この実施例も、同様に入射光によるシ
ールデイングゲート領域１１８に対するキヤリア
の蓄積を抑制し、セル間の分離を向上させるため
のもので、シールデイングゲート領域１１８とチ
ヤンネル領域１１２との境界に絶縁層１１８Ｉが
形成されている。
この実施例におけるコントロールゲート領域１
１４であるp+層からシールデイングゲート領域
１１８に至るバンド構造の概略が第１４図に示さ
れてる。シールデイングゲート領域１１８には、
必要に応じて正の電圧が印加され、このためバン
ドVB、CBは図の矢印FBの方向に下がることと
なる。この電圧印加及び絶縁層１１８Ｉによるポ
テンシヤルの障壁のため、シールデイングゲート
領域１１８に対する正孔Ｈの蓄積は有効に抑制さ
れるのみならず、コントロールゲート領域１１４
に対する正孔Ｈの蓄積が促進され、セルの感度が
向上する。
１４であるp+層からシールデイングゲート領域
１１８に至るバンド構造の概略が第１４図に示さ
れてる。シールデイングゲート領域１１８には、
必要に応じて正の電圧が印加され、このためバン
ドVB、CBは図の矢印FBの方向に下がることと
なる。この電圧印加及び絶縁層１１８Ｉによるポ
テンシヤルの障壁のため、シールデイングゲート
領域１１８に対する正孔Ｈの蓄積は有効に抑制さ
れるのみならず、コントロールゲート領域１１４
に対する正孔Ｈの蓄積が促進され、セルの感度が
向上する。
上記いずれの実施例においても、n-層によつ
てチヤンネルが形成されているが、真性ないしは
p-層によつてチヤンネルを形成するようにして
もよく、これに応じて他の構成部分の導電型も適
宜変更するようにする。ソースとドレインは、上
記実施例と逆に対応させてもよく、同様の作用を
奏する。
てチヤンネルが形成されているが、真性ないしは
p-層によつてチヤンネルを形成するようにして
もよく、これに応じて他の構成部分の導電型も適
宜変更するようにする。ソースとドレインは、上
記実施例と逆に対応させてもよく、同様の作用を
奏する。
また、駆動用のトランジスタ４０等は、通常の
トランジスタを用いてもよく、このトランジスタ
４０等及び読出しアドレス回路３０等、ビデオラ
イン選択回路３２等を撮像装置と一体化して集積
回路として構成することも任意である。
トランジスタを用いてもよく、このトランジスタ
４０等及び読出しアドレス回路３０等、ビデオラ
イン選択回路３２等を撮像装置と一体化して集積
回路として構成することも任意である。
材料としては、主としてシリコンを用いたが、
他の材料例えばゲルマニウム、−族化合物半
導体等を用いることもできる。
他の材料例えばゲルマニウム、−族化合物半
導体等を用いることもできる。
また、SITの特性は、外部から電圧が印加され
ない熱平衡の状態でチヤンネルが非導通となつて
いるノーマリOFF形のものの他に、熱平衡状態
でチヤンネルが導通しているノーマリON形のも
のを用いてもよい。
ない熱平衡の状態でチヤンネルが非導通となつて
いるノーマリOFF形のものの他に、熱平衡状態
でチヤンネルが導通しているノーマリON形のも
のを用いてもよい。
コントロールゲート領域１４等に入射光による
キヤリアを蓄積する際に、負の電圧を印加するよ
うにすれば、キヤリアの蓄積が一層効果的に行な
われる。
キヤリアを蓄積する際に、負の電圧を印加するよ
うにすれば、キヤリアの蓄積が一層効果的に行な
われる。
装置の駆動方法は、第４図ないしは第５図に示
した方法、あるいは第８図に示した方法のいずれ
の方法を用いてもよく、説明した装置との組合せ
は任意である。
した方法、あるいは第８図に示した方法のいずれ
の方法を用いてもよく、説明した装置との組合せ
は任意である。
更に、上記実施例における各部の形状は、同様
の機能を有する範囲内で任意であり、例えば、第
１０図に示されている実施例において、コントロ
ールゲート電極１２４が絶縁層１２６を被覆する
ようにしてもよい。このようにすれば、コントロ
ールゲート電極１２４に印加される電圧に対する
制御性が向上するとともに、製造工程におけるマ
スク合せに対してその余裕度が向上する。
の機能を有する範囲内で任意であり、例えば、第
１０図に示されている実施例において、コントロ
ールゲート電極１２４が絶縁層１２６を被覆する
ようにしてもよい。このようにすれば、コントロ
ールゲート電極１２４に印加される電圧に対する
制御性が向上するとともに、製造工程におけるマ
スク合せに対してその余裕度が向上する。
また、カラーの画像情報を得るためには、セル
のマトリクスを、例えば赤(R)、縁(G)、青(B)に対応
して各々構成し、入射光を色フイルタにかけて
Ｒ、Ｇ、Ｂの光を分離して各対応セルに入射させ
るようにすればよい。
のマトリクスを、例えば赤(R)、縁(G)、青(B)に対応
して各々構成し、入射光を色フイルタにかけて
Ｒ、Ｇ、Ｂの光を分離して各対応セルに入射させ
るようにすればよい。
光検出装置としては、ラインセンサ、イメージ
センサのみならず、セル単体として使用すること
も任意である。
センサのみならず、セル単体として使用すること
も任意である。
効 果
以上述べたように、本発明によれば、ゲート領
域あるいはコントロールゲート領域に対して、そ
の情報読出し時における蓄積されたキヤリアの消
滅を制御する手段を形成することとし、この手段
によつて形成されるポテンシヤルの障壁に抗して
リセツト行うこととしたので、きわめて良好に情
報の蓄積、非破壊読出を行うことができるという
すぐれた効果を奏する。
域あるいはコントロールゲート領域に対して、そ
の情報読出し時における蓄積されたキヤリアの消
滅を制御する手段を形成することとし、この手段
によつて形成されるポテンシヤルの障壁に抗して
リセツト行うこととしたので、きわめて良好に情
報の蓄積、非破壊読出を行うことができるという
すぐれた効果を奏する。
第１図Ａは本発明にかかる半導体光検出装置の
撮像装置としての実施例を示す一部破断した平面
図、第１図Ｂは同図Ａの矢印Ｉから見た端面図、
第２図は第１図Ｂの一単位分のセルを拡大して示
す端面図、第３図は基板のn+層からゲート領域
のp+層に至るエネルギーのバンド構造を示す説
明図、第４図Ａは２次元撮像装置としての電気的
な等価回路を示す回路図、第４図Ｂはシンボルを
説明するための説明図、第５図は撮像装置の駆動
の方法の一実施例を示すタイムチヤート、第６図
Ａは撮像装置の他の実施例を示す一部破断した平
面図、第６図Ｂは同図Ａの矢印から見た端面
図、第７図は第６図Ｂの一単位分のセルを拡大し
て示す断面図、第８図は第６図の実施例の２次元
撮像装置としての電気的な等価回路を示す回路
図、第９図はシンボルを説明するための説明図、
第１０図は本発明によるラインセンサの一実施例
を示す一部破断した平面図、第１１図Ａは撮像装
置の更に他の実施例を示す一部破断した平面図、
第１１Ｂ図は同図Ａの矢印から見た端面図、
第１２図は本発明による半導体光検出装置の更に
他の実施例を示す断面図、第１３図は本発明によ
る半導体光検出装置の更に他の実施例を示す断面
図、第１４図は第１３図の実施例におけるエネル
ギーバンドの構造を示す説明図である。 主要部分の符号の説明、１２，１１２……チヤ
ンネル領域、１４……ゲート領域、１４４……コ
ントロールゲート領域、１１８，１１８Ｌ，２１
８……シールデイングゲート領域、１４Ｉ，１１
４Ｉ，１１８Ｉ……絶縁層、３０，１３０……読
出しアドレス回路、３２，１３２……ビデオライ
ン選択回路、１４４……しや光膜、Ｅ……電子、
Ｈ……正孔、PC，DPC……セル、φG1ないしφGo，
φS1ないしφSn……信号、φR……リセツト信号。
撮像装置としての実施例を示す一部破断した平面
図、第１図Ｂは同図Ａの矢印Ｉから見た端面図、
第２図は第１図Ｂの一単位分のセルを拡大して示
す端面図、第３図は基板のn+層からゲート領域
のp+層に至るエネルギーのバンド構造を示す説
明図、第４図Ａは２次元撮像装置としての電気的
な等価回路を示す回路図、第４図Ｂはシンボルを
説明するための説明図、第５図は撮像装置の駆動
の方法の一実施例を示すタイムチヤート、第６図
Ａは撮像装置の他の実施例を示す一部破断した平
面図、第６図Ｂは同図Ａの矢印から見た端面
図、第７図は第６図Ｂの一単位分のセルを拡大し
て示す断面図、第８図は第６図の実施例の２次元
撮像装置としての電気的な等価回路を示す回路
図、第９図はシンボルを説明するための説明図、
第１０図は本発明によるラインセンサの一実施例
を示す一部破断した平面図、第１１図Ａは撮像装
置の更に他の実施例を示す一部破断した平面図、
第１１Ｂ図は同図Ａの矢印から見た端面図、
第１２図は本発明による半導体光検出装置の更に
他の実施例を示す断面図、第１３図は本発明によ
る半導体光検出装置の更に他の実施例を示す断面
図、第１４図は第１３図の実施例におけるエネル
ギーバンドの構造を示す説明図である。 主要部分の符号の説明、１２，１１２……チヤ
ンネル領域、１４……ゲート領域、１４４……コ
ントロールゲート領域、１１８，１１８Ｌ，２１
８……シールデイングゲート領域、１４Ｉ，１１
４Ｉ，１１８Ｉ……絶縁層、３０，１３０……読
出しアドレス回路、３２，１３２……ビデオライ
ン選択回路、１４４……しや光膜、Ｅ……電子、
Ｈ……正孔、PC，DPC……セル、φG1ないしφGo，
φS1ないしφSn……信号、φR……リセツト信号。
Claims (1)
- 【特許請求の範囲】 １ 高不純物密度の一導電型半導体領域からなる
ソース領域及びドレイン領域と、該ソース領域及
びドレイン領域の間の低不純物密度の一導電型半
導体領域からなるチヤンネル領域と、該チヤンネ
ル領域に隣接して設けられた反対導電型半導体領
域からなる少なくとも一つのゲート領域とを有す
る静電誘導型トランジスタから構成されており、
且つ、前記ゲート領域の少なくとも一部に絶縁層
を介して透明電極からなるゲート電極が設けら
れ、入射光によつて生じた電子正孔対の一方のキ
ヤリアが前記ゲート領域に蓄積され、これにより
該ソース領域及びドレイン領域の間を流れる電流
を制御する半導体光検出装置において、 前記ゲート領域と前記チヤンネル領域との境界
にはトンネルあるいは電界による注入またはアバ
ランシエによる注入により前記キヤリアが通過す
る程度の厚さの絶縁層が設けられ、該絶縁層によ
るポテンシヤル障壁により情報読出し時における
蓄積キヤリアの消滅を抑制することを特徴とする
半導体光検出装置。 ２ 特許請求の範囲第１項記載の装置において、
前記絶縁層によるポテンシヤル障壁に加えて、前
記ゲート領域に蓄積されたキヤリアを消滅させる
電圧が印加された後に該ゲート領域に生じるポテ
ンシヤルによつても情報読出し時における蓄積キ
ヤリアの消滅を抑制することを特徴とする半導体
光検出装置。 ３ 特許請求の範囲第１項または第２項記載の装
置において、前記静電誘導トランジスタは、信号
読出しの基準となる電位が与えられる他のゲート
領域を有することを特徴とする半導体光検出装
置。 ４ 特許請求の範囲第３項記載の装置において、
入射光によつて生成されるキヤリアが前記他のゲ
ート領域に蓄積されることを抑制するための手段
が形成されていることを特徴とする半導体光検出
装置。 ５ 特許請求の範囲第１項ないし第４項のいずれ
かに記載の装置において、前記静電誘導トランジ
スタは、一次元的に複数個配列されていることを
特徴とする半導体光検出装置。 ６ 特許請求の範囲第１項ないし第４項のいずれ
かに記載の装置において、前記静電誘導トランジ
スタは、二次元的に複数個配列されていることを
特徴とする半導体光検出装置。 ７ 特許請求の範囲第１項ないし第４項のいずれ
かに記載の装置において、前記静電誘導トランジ
スタは単一セルとして設けられていることを特徴
とする半導体光検出装置。 ８ 高不純物密度の一導電型半導体領域からなる
ソース領域及びドレイン領域と、該ソース領域及
びドレイン領域の間の低不純物密度の一導電型半
導体領域からなるチヤンネル領域と、該チヤンネ
ル領域に隣接して設けられた反対導電型半導体領
域からなる少なくとも一つのゲート領域とを有す
る静電誘導型トランジスタから構成されており、
且つ、前記ゲート領域の少なくとも一部に絶縁層
を介して透明電極からなるゲート電極が設けら
れ、入射光によつて生じた電子正孔対の一方のキ
ヤリアが前記ゲート領域に蓄積され、これにより
該ソース領域及びドレイン領域の間を流れる電流
を制御する半導体光検出装置の駆動方法におい
て、 前記ゲート電極には読出しのための第１の信号
を印加し、前記ソース領域及びドレイン領域の間
には読出しのための第２の信号を印加し、さらに
前記ゲート領域には前記ゲート領域と前記チヤン
ネル領域との境界に設けられた絶縁層によるポテ
ンシヤル障壁に抗してキヤリアを消滅させるポテ
ンシヤルを形成するためのリセツト信号をも印加
することを特徴とする半導体光検出装置の駆動方
法。 ９ 特許請求の範囲第８項記載の方法において、
前記静電誘導型トランジスタは、一次元的に複数
個配列されており、第１の信号は第２の信号の印
加期間中に各静電誘導トランジスタに対して順に
印加され、前記リセツト信号は、該第２の信号の
印加終了後にすべての静電誘導トランジスタに対
して印加されることを特徴とする半導体光検出装
置の駆動方法。 １０ 特許請求の範囲第８項記載の方法におい
て、前記静電誘導トランジスタは、二次元的に複
数個配列されており、第２の信号は各静電誘導ト
ランジスタ列に対して順次選択的に印加され、第
１の信号は、各列の第２の信号の印加期間中に各
列の静電誘導トランジスタに対して順次に印加さ
れ、前記リセツト信号は、すべての第１及び第２
の信号の印加終了後にすべての静電誘導トランジ
スタに対して印加されることを特徴とする半導体
光検出装置の駆動方法。 １１ 特許請求の範囲第８項ないし第１０項のい
ずれかに記載の方法において、前記静電誘導トラ
ンジスタは他のゲート領域を有し、該ゲート領域
は第１の信号の基準となる電位に保持されている
ことを特徴とする半導体光検出装置の駆動方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030928A JPS59158551A (ja) | 1983-02-28 | 1983-02-28 | 半導体光検出装置及びその駆動方法 |
| DE3407038A DE3407038C2 (de) | 1983-02-28 | 1984-02-27 | Halbleiter-Photodetektor und Verfahren zu dessen Betrieb |
| US06/584,351 US4623909A (en) | 1983-02-28 | 1984-02-28 | Semiconductor photodetector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030928A JPS59158551A (ja) | 1983-02-28 | 1983-02-28 | 半導体光検出装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158551A JPS59158551A (ja) | 1984-09-08 |
| JPH0458698B2 true JPH0458698B2 (ja) | 1992-09-18 |
Family
ID=12317340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030928A Granted JPS59158551A (ja) | 1983-02-28 | 1983-02-28 | 半導体光検出装置及びその駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4623909A (ja) |
| JP (1) | JPS59158551A (ja) |
| DE (1) | DE3407038C2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1269446A (en) * | 1984-12-28 | 1990-05-22 | Seiji Hashimoto | Image sensing apparatus |
| US5309013A (en) * | 1985-04-30 | 1994-05-03 | Canon Kabushiki Kaisha | Photoelectric conversion device |
| US4774556A (en) * | 1985-07-25 | 1988-09-27 | Nippondenso Co., Ltd. | Non-volatile semiconductor memory device |
| DE3706278A1 (de) * | 1986-02-28 | 1987-09-03 | Canon Kk | Halbleitervorrichtung und herstellungsverfahren hierfuer |
| US4908688A (en) * | 1986-03-14 | 1990-03-13 | Motorola, Inc. | Means and method for providing contact separation in silicided devices |
| US4970386A (en) * | 1989-06-22 | 1990-11-13 | Westinghouse Electric Corp. | Vertical FET high speed optical sensor |
| US5307169A (en) * | 1991-05-07 | 1994-04-26 | Olympus Optical Co., Ltd. | Solid-state imaging device using high relative dielectric constant material as insulating film |
| JPH0799298A (ja) * | 1993-09-28 | 1995-04-11 | Sony Corp | 固体撮像素子及びその製造方法 |
| US7768085B2 (en) | 2005-10-11 | 2010-08-03 | Icemos Technology Ltd. | Photodetector array using isolation diffusions as crosstalk inhibitors between adjacent photodiodes |
| US9735189B2 (en) * | 2015-01-15 | 2017-08-15 | Hoon Kim | Image sensor with solar cell function and electronic device thereof |
| MY174333A (en) * | 2015-10-14 | 2020-04-08 | Hoon Kim | Image sensor with solar cell function |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515229A (en) * | 1978-07-18 | 1980-02-02 | Semiconductor Res Found | Semiconductor photograph device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165473A (en) * | 1980-05-24 | 1981-12-19 | Semiconductor Res Found | Semiconductor pickup device |
| JPS5772370A (en) * | 1980-10-23 | 1982-05-06 | Canon Inc | Photoelectric converter |
| US4365262A (en) * | 1980-11-26 | 1982-12-21 | Handotai Kenkyu Shinkokai | Semiconductor image sensor |
| JPS58105672A (ja) * | 1981-12-17 | 1983-06-23 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| JPS59108464A (ja) * | 1982-12-14 | 1984-06-22 | Olympus Optical Co Ltd | 固体撮像装置 |
-
1983
- 1983-02-28 JP JP58030928A patent/JPS59158551A/ja active Granted
-
1984
- 1984-02-27 DE DE3407038A patent/DE3407038C2/de not_active Expired - Lifetime
- 1984-02-28 US US06/584,351 patent/US4623909A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515229A (en) * | 1978-07-18 | 1980-02-02 | Semiconductor Res Found | Semiconductor photograph device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3407038A1 (de) | 1984-08-30 |
| US4623909A (en) | 1986-11-18 |
| DE3407038C2 (de) | 1996-01-25 |
| JPS59158551A (ja) | 1984-09-08 |
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