JPH04531A - 直交変換演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル・スチル・ビデオカメラ、ファクシミ
リ、カラーコピー、テレビ電話などに用いられ、カラー
画像の圧縮や伸長を行なうための離散コサイン変換（以
下ＤＣＴ又はＤＣＴ変換とぃう）や離散サイン変換（以
下ＤＳＴ又はＤＳＴ変換という）などの直交変換を行な
う演算装置に関するものである。

（従来の技＄１） 情報圧縮のための変換符号化方法の１つとして、ＤＣＴ
やＤＳＴなどの直交変換演算が知られている。

ＤＣＴ処理を経てデータ圧縮を行なう例を第１４図に示
す。

ＣＣＤ読取り素子１５０で読み取られた画像情報がＡ／
Ｄ変換器１５２でデジタル信号に変換されて１画面分が
フレームメモリ１５４に一時記憶される。フレームメモ
リ１５４のデータはＤＣＴ処理回路１５６によりＤＣＴ
変換され、量子化回路１５８で量子化され、ハフマン符
号化回８１６０でハフマン変換され、メモリ装置１６２
に記憶される。メモリ装置１６２に記憶されているデー
タが画像に再生されるときは、ハフマン復号化回路１６
４により復号化され、逆量子化回路１６６を経た後、Ｉ
ＤＣＴ回路１６８により画像データに戻され、Ｄ／Ａ変
換器１７０でアナログ信号に変換されて出力される。

画像を（ＮＸＮ）画素で構成するブロックに分割し、そ
の各ブロックを二次元ＤＣＴ変換する場合について説明
すると、二次元ＤＣＴ演算は式で・ｃｏｓ（（２ｊ＋１
）Ｖπ／２Ｎ）−＝−（１）Ｌｌ＝０のとき　Ｃ（Ｕ）
＝１７ｆ２ Ｕ≠０のとき　Ｃ（υ）＝１ ｖ＝ｏのとき　Ｃ（Ｖ）　＝　１／ｆｉ■≠Ｏのとき　
Ｃ（Ｖ）＝１ ｆ（ｘ＋ｊ）は画素のデータである。

二次元ＤＣＴ演算はｊについて一次元ＤＣＴ演算を行な
った後、ｉについても一次元ＤＣＴ演算を行なえばよい
。Ｎ＝８の場合について一次元ＤＣＴ演算式をベクトル
計算式に変換すると、次の（２）式になる。

ここで、 α＝ｃｏｓ（２／８）π β　＝ｃｏｓ（１／８ン　π δ＝ｓｉｎ（１／８）π λ＝　ｅｏｓ　（１／　１６）π μ＝　ｓｉｎ　（３／　１６）π γ＝ｃｏｓ（３／１６）　π ν＝　ｓｉｎ　（１／　１６）π である。

ＤＣＴ演算を経て画像圧縮処理を行なうと、圧縮された
画像を元のデータに戻す伸長操作においてはＤＣＴ演算
の逆操作であるＩＤＣＴ演算（Ｉｎｖｅｒｓｅ　Ｄ　Ｃ
Ｔ演算）が行なわれる。Ｉ　ＤＣＴ演算を式で表現する
と次の式になる。

・ｃｏｓ（（２ｊ＋１）Ｖπ／２Ｎ）　・−・（３）Ｕ
＝Ｏのとき　Ｃ（Ｕ）　＝　１／、／”ｉＵ≠０のとき
　Ｃ（Ｕ）＝１ ■＝０のとき　Ｃ（■）＝１／Ｊ″′２■≠０のとき　
Ｃ（Ｖ）＝に 次元ＩＤＣＴ演算は■について一次元ＩＤＣＴ演算を行
なった後、Ｕについても一次元ＩＤＣＴ演算を行なえば
よく、−次元ＩＤＣＴ演算はベクトル計算式で表現する
と次の（４）式のように表わされる。

（２）式や（４）式のベクトル計算式を演算しようとす
ると、変換係数とデータＸや２との乗算を行なう必要が
ある。

（１）式を実行する二次元ＤＣＴ演算器は、第１５図に
示されるように、（ＮＸＮ）画素で構成される元の画像
１３０に対して変換係数Ｗ（１，ｊ）の変換行列１３２
を掛けるたたみ込み演算を行ない、それに係数４　Ｃ（
Ｕ）Ｃ（Ｖ）／Ｎ２をかけることにより、変換画素Ｆ（
Ｕ、Ｖ）を得る。

この演算を乗算器と加算器で実行すると、第１６図に示
されるようにＮ２個の乗算器３６−１〜３６−Ｎ２と、
Ｎ２ビットの加算器１３８及び係数４　Ｃ（Ｕ）Ｃ（Ｖ
）／Ｎ”を掛ける乗算器１４０とが必要となる。

乗算を行なうのに、乗算器の代わりにＲＯＭテーブルを
使用するＲＯＭルックアップテーブル法がある。例えば
（２）式のベクトル計算を行なおうとすれば、第１７図
に示されるように、各変換係数と入力データの積に対応
するデータを保持したＲＯＭ１０２を用意しておき、変
換係数データと入力データをアドレスとしてＲＯＭ　１
０２を読み出せばよい。１０４はアドレスジェネレータ
である。変換係数データと入力データがそれぞれ複数ビ
ットでアドレスジェネレータ１０４に入力される。

（発明が解決しようとする課題） 画像圧縮のための一次元のＤＣＴ演算及びその伸長のた
めの一次元のＩＤＣＴ演算は、例えば画像を（８Ｘ８）
画素で構成するブロックに分割したとすれば、６４回の
乗算と５６回の加算を実行する必要がある。そのため、
ＤＣＴ処理時間及びＩＤＣＴ処理時間が長くなり、また
回路規模が大きくなるため、集積回路化するのが困難と
なる。

直交変換としてＤＣＴ演算に代えてＤＳＴ演算を行なう
場合も、同様にして処理時間が長く１回路規模が大きく
なる問題が生じる。

ＲＯＭルックアップテーブル法においては、入力データ
をｎビット、変換係数の種類をｍ個とした場合、ＲＯＭ
ＩＯ２のアドレス空間はｍＸ２”となる。これを、（Ｓ
ＸＳ）のＤＣＴ変換を行なう場合に当て嵌めてみると、
変換係数が８種類で固定されているものとし、入力デー
タは８ビットの画素が８個であるので、ｎ＝６４となり
、アドレス空間は８Ｘ２”となる。このような大規模の
容量を実現することは困難である。

本発明はＤＣＴ演算器やＤＳＴ演算器の構成を簡単にし
て集積回路化することを可能にすることを目的とするも
のである。

本発明はＤＣＴなどの直交変換演算をＲＯＭルックアッ
プテーブル法で実現するに際し、ＲＯＭの容量を小さく
することを目的とするものである。

（課題を解決するための手段） 実施例を示す第１図により本発明を説明する。

本発明は、第１の一次元ＤＣＴ演算器などの一次元直交
変換演算器４と、その出力を一時記憶するメモリ装置２
と、メモリ装置２の出力を入力とする第２の一次元ＤＣ
Ｔ演算器などの一次元直交変換演算器６と、メモリ装置
２のアドレス指定を行なうとともにメモリ装置２の書込
みと読出しの動作の切換えに合わせて行アドレスと列ア
ドレスを入れ換えるアドレス発生器８とを備えている。

１０はアドレスデコーダ、１２は読出し・書込み制御部
である。

高速動作をさせるためには、実施例の第５図に示される
ように、メモリ族Ｍ２は一対２ａ、２ｂ設けられ、第１
の一次元直交変換演算器４と第２の一次元直交変換演算
器６をそれぞれ切換えスイッチ回路２０．２２を介して
両メモリ装置ｉ２　ａ　。

２ｂに接続し、第１の一次元直交変換演算器４が一方の
メモリ装置２ａ（又は２ｂ）に接続されるときは第２の
一次元直交変換演算器６が他方のメモリ装置２ｂ（又は
２ａ）に接続されるように切換えスイッチ回路２０．２
２を切り換えるようにする。

本発明ではまた、第１図でアドレス発生器８はメモリ装
置２のアドレス指定を行なうとともに第１の一次元直交
変換演算器４及び第２の一次元直交変換演算器６の演算
の実行に合わせて行アドレスと列アドレスを入れ換える
動作を行ない、読出し・書込み制御部１２はメモリ装置
２の１個のデータを読み呂した後に同一アドレスに第１
の一次元直交変換演算器４の新たな演算結果を書き込む
動作を行なうようにすることもできる。

本発明ではまた、離散コサイン変換又は離散サイン変換
を行なう直交変換処理の際に係数の一部がＯになるよう
に入力データ間の加算及び減算を行なう前処理回路を設
け、直交変換処理回路は前記前処理回路で加算又は減算
されたデータについて０でない係数との乗算及びその乗
算結果の加算を行なうようにすることもできる。

本発明ではさらに、ＲＯＭテーブルを用いるＲＯＭルッ
クアップテーブル法による直交変換を行ない、入力デー
タの１ビットずつと複数ビットの変換係数データとをア
ドレスとし、ＲＯＭテーブルから読み出されたデータを
そのアドレスの入力データにおけるビット位置に応じて
上位又は下位方向にシフトさせて入力画像データの全ビ
ットについて加算するようにすることもできる。

また、本発明では、ＲＯＭルックアップテーブル法にお
いて、直交変換回路の前段に、直交変換処理の際に変換
係数の一部がＯになるように入力データ間の加算及び減
算を行なう前処理回路を備えてもよい。

（作用） 本発明では二次元直交変換演算を１組の一次元直交変換
演算器によって実現する。画像を（ＮｘＮ）画素で構成
するブロックに分割し、その各ブロックを二次元ＤＣＴ
変換する場合について説明する。

二次元ＤＣＴ演算は式で表現するとすでに述べた（１）
式になる。

（１）式を変形すると、 ・ｃｏｓ（（２ｉ＋１）Ｕπ／２Ｎ） ＝　（２Ｃ（Ｕ）／Ｎ）ΣＦ（ｉ、Ｖ）　・ｃｏｓ（（
２ｉ＋１）Ｕπ／２Ｎ）　　　・・・・・（５）賞 Ｆ（ｉ、Ｖ）　＝　（２Ｃ（Ｖ）／Ｎ）Σｆ　（ｉ、ｊ
）ｃｏｓ（（２ｊ＋１）Ｖ　π／２Ｎ）　　　　・−・
（６）Ｊ＝０ となる。ここで、（５）式はＦ　（ｉ、Ｖ）の−次元Ｄ
ＣＴ演算を表わしており、（６）式はｆ　（ＩＩｊ）の
−次元ＤＣＴ演算を表わしている。したがって、Ｎタッ
プ（ＮＸＮ）の二次元ＤＣＴ演算は、行（又は列）につ
いて−次元ＤＣＴ演算（６）式を実行し、続けて列（又
は行）について−次元ＤＣＴ演算（５）式を実行するこ
とにより二次元ＤＣＴ演算の結果を得ることができる。

第１図で第１の一次元ＤＣＴ演算器４がメモリ装置２の
行方向又は列方向にデータを書き込んだものを第２の一
次元ＤＣＴ演算器６が列方向又は行方向に読み出してＤ
ＣＴ演算を行なう。

以上は圧縮についての説明であるが、逆動作である伸長
は変換式が変わるだけで同様の方式で処理することがで
きる。

伸長の二次元Ｉ　Ｄ　ＣＴ　（Ｉｎｖｅｒｓｅ　ＤＣＴ
）演算は式で表現するとすでに述べた（３）になる。

・ｃｏｓ（（２ｉ＋１）ｌｘ／２Ｎ） となる。ここで、（７）式はｆ（Ｖ、ｉ）の−次元■Ｄ
ＣＴ演算を表わしており、（８）式はＦ（Ｕ、Ｖ）の−
次元ＩＤＣＴ演算を表わしている。したがって、Ｎタッ
プ（ＮＸＮ）の二次元ＩＤＣＴ演算は、行（又は列）に
ついて−次元ＩＤＣＴ演算（８）式を実行し、続けて列
（又は行）について−次元ＩＤＣＴ演算（７）式を実行
することにより二次元ＩＤＣＴ演算の結果を得ることが
できる。

直交変換演算としてＤＳＴ変換を用いる場合も同様であ
る。

本発明により（８ｘ８）のＤＣＴ演算を行なう場合、変
換係数の種類が８個であり、８画素の入力データについ
て各画素の１ビットずつを演算するのでｎ＝８となり、
必要なアドレス空間は８×２８となる。この程度の規模
であれば半導体集積回路化することが可能になる。

さらに、変換係数マトリックスの対称性を利用して前処
理を施し、変換係数の一部がＯになるようにすれば、４
画素の入力データについて各画素の１ビットずつを演算
すわばよいようになるのでｎ＝４となり、必要なアドレ
ス空間は８Ｘ２４に減少し、さらに実現が容易になる。

前処理回路は次の演算を行なうものである。

画像を（８Ｘ８）画素で構成するブロックに分割し、そ
の各ブロックを一次元ＤＣＴ変換する場合について説明
する。前処理回路では入力データＸｏ、Ｘ０．”””Ｘ
７をＣＸ２＋Ｘ５）ｔ　ＣＸ２＋Ｘ５）ｔ（Ｘ１十Ｘｌ
、）＋　　（Ｘ３＋Ｘ４）＋　　（ＸＯＸ７Ｌ（Ｘ２−
ｘ、）、（ｘｌ−ｘ６）、（ｘａ　−ｘ４）に変換する
。前処理回路で変換されたデータを変数とするように（
２）式のＤＣＴ変換式を表現すると。

次の（９）式となる。

伸長過程ではＩＤＣＴ演算の計算式は次の（１０）式に
なる。

ここで ａ　＝ｃｏｓ（１／４）π ｂ　＝ｃｏｓ（１／８）ｘ ｄ　＝ｓｉｎ（１／８）　７Ｃ ｅ　＝ｃｏｓ（１／１６）π ｆ　＝ｃｏｓ（３／１６）　ｘ ｇ　”５ｉｎ（１／１６）π ｈ　＝ｓｉｎ（３／１６）　ｙｔ である。

（９）式によれば、変換係数の半数がＯとなる。

係数がＯの部分については乗算を行なう必要がない。

（１０）式によるＩＤＣＴ演算の後に、（ｘｏ　＋　Ｘ
７Ｌ　　（Ｘ２＋ＸＳ）　ｌ　　（ｘｘ”　ｘｓ）　＋
（Ｘ３＋Ｘ４）　＊　　（Ｘｏ　　Ｘｖ’）　ｔ　　（
Ｘｚ　　Ｘｓ）　＋（ｘ、−ｘＧ）　、　　（ｘ３ｘ４
）をＸ、、　ｘｌ、　”’ｘ。

に戻す後処理を施す。

（実施例） 第１図は一実施例を表わす。

２はトランスポート用メモリ装置であり、Ｎ×Ｎワード
のＲＡＭである。Ｎを８とすれば６４ワードの容量を備
えたものである。４，６は一次元ＤＣＴ演算器であり、
それぞれＮ個ずつ備えられている。ＤＣＴ演算を行なう
単位のブロックを（８Ｘ８）画素とすれば、Ｎは８であ
る。−次元ＤＣＴ演算器４の演算結果をメモリ装置２に
書き込む際のアドレスを指定し、メモリ装置２に書き込
まれたデータを一次元ＤＣ，Ｔ演算器６へ読み出すため
のアドレスを指定するために、アドレス発生器８が設け
られている。メモリ装置２が６４ワードとすれば、アド
レスとして６ビットのアドレスがアドレス発生器８から
発生する。１ｏはそのアドレスを入力し、メモリ装置２
のアドレス指定を行なうアドレスデコーダである。１２
はメモリ装置２における書込みと読出しを制御するため
の読出し・書込み制御部である。

アドレス発生器８の一例を第２図に示す。

６ビットのアドレスを発生するために２個の３ピントカ
ウンタ１４．１６が設けられており、それぞれの３ビッ
トずつの出力を組み合わせて６ビットのアドレスが構成
される。カウンタ１４からは（ＡＯ，Ａｌ、Ａ２）の３
ビットのアドレスが出力され、カウンタ１６からは（Ａ
３．Ａ４．Ａ５）の３ビットのアドレスが出力されるも
のとする。この３ビットずつのアドレスを組み合わせて
６ビットのアドレスを構成する。１８は３ビットずつの
アドレスの組み合わせを切り換えるスイッチ回路であり
、このスイッチ回路１８を一方に切り換えるとアドレス
は（ＡＯ，Ａｌ、Ａ２．Ａ３゜Ａ４．Ａ５）となり、他
方に切り換えると（Ａ３゜Ａ４．Ａ５．ＡＯ，Ａｌ、Ａ
２）となる。これらの切り換えられたアドレスの関係は
、メモリ装置２における行アドレスと列アドレスを入れ
換えたものに相当している。スイッチ回路１８は、読出
し・書込み動作と連動して切り換えられる。書込み時に
はアドレスが行方向に進むように切り換えられ、読出し
時には列方向に進むように切り換えられる。又はその逆
に、書込み時にはアドレスが列方向に進むように切り換
えられ、読出し時には行方向に進むように切り換えられ
る。

次に、本実施例の動作を第３図と第４図により説明する
。

第３図はメモリ装置２におけるアドレスを表わしている
。書込み時にはアドレスが行方向に進むように、すなわ
ち（０，Ｏ）、（１，Ｏ）、（２゜０）、（３，Ｏ）、
・・・・・・（Ｎ−１，Ｎ−１）の順序に進むようにア
ドレスが与えられるものとする。

これにより一次元ＤＣＴ演算器４の演算結果がメモリ装
置２の行方向のアドレスに従って書き込まれていく。こ
れは第４図では破線の矢印で示されるように書き込まれ
ていくことである。

次に、動作モードが読出しに変わり、アドレス発生器の
スイッチ回路１８が切り換えられて行アドレスと列アド
レスが切り換えられる。これにより、メモリ装Ｎ２での
アドレス指定は第４図で実線で示されるように、列方向
に（０，Ｏ）、（０゜１）、（０，２）、（０，３）、
、、、−（Ｎ−１゜Ｎ−１）の順序に変わり、メモリ装
置２のデータが一次元ＤＣＴ演算器６へ読み出されてい
く。

（Ｎ−１，Ｎ−１）アドレスまでの読出しが終わると、
再び書込みモードに変わり、アドレスが再び行方向に進
むように切り換えられる。このように、ＤＣＴ演算が繰
り返されていく。

メモリ装置２での書込みを列方向に行ない、行方向に読
み出すようにしてもよい。

他の実施例では、読出し・書込み制御部１２で、例えば
第５図に示されるように、指定されたアドレスにおいて
クロックＣＫの１サイクルのローレベルでそのアドレス
のデータを一次元ＤＣＴ演算器６へ読み出し、そのサイ
クルのハイレベルの期間に一次元ＤＣＴ演算器４の演算
結果を同じアドレスに書き込むように制御する。

次に、本実施例の動作を第３図と第６図により説明する
。

初めに、例えばアドレスが行方向に進むように、すなわ
ち第３図で（０，Ｏ）、（Ｌ　Ｏ）、（２゜○）、（３
，○）、・・・・・・（Ｎ−１，Ｎ−１）の順序に進む
ようにアドレスが与えられる。これにより一次元ＤＣＴ
演算器４の演算結果がメモリ装置２の行方向のアドレス
に従って書き込まれていく。

これは第６図では破線の矢印で示されるように書き込ま
れていくことである。

次に、アドレス発生器のスイッチ回路１８が切り換えら
れて行アドレスと列アドレスが切り換えられる。これに
より、メモリ装置２でのアドレス指定は第３図で（０，
Ｏ）、（０，１）、（０゜２）、（０，３）、・・・・
・・（Ｎ−１，Ｎ−１）の順序に変わる。まず、（０，
０）のアドレスのデータが一次元ＤＣＴ演算器６へ読み
出され、その後、続いて一次元ＤＣＴ演算器４の演算結
果が同じ（０，Ｏ）アドレスにデータとして書き込まれ
る。

次にメモリアドレスが（０，１）に変わり、−次元ＤＣ
Ｔ演算器６がそのアドレスのデータを読み出し、続いて
一次元ＤＣＴ演算器４の演算結果がその（０，１）アド
レスにデータとして書き込まれる。第６図で実線で示さ
れた列方向の矢印は１回目の読出し動作の方向を表わし
、１点ｍ、Ｗ＋の列方向の矢印は２回目の書込み動作の
方向を表わしている。この動作を繰り返してメモリアド
レス（Ｎ−１，Ｎ−１）まで実行されると再びメモリア
ドレスの行アドレスと列アドレスが切り換えられ、今度
は行方向に沿って一次元ＤＣＴ演算器６によるデータの
読出しと続いて同じアドレスへの一次元ＤＣＴ演算器４
からの演算結果の書込みが（Ｎ−１，Ｎ−１）アドレス
まで実行される。

第７図はさらに他の実施例を表わす。

本実施例では、ＲＡＭにてなる一対のトランスポート用
メモリ装置２ａ、２ｂを設ける。２０は一次元ＤＣＴ演
算器４をメモリ装置２ａ、２ｂに切り換えて接続するス
イッチ回路、２２は一次元ＤＣＴ演算器６をメモリ装置
２ａ、２ｂに切り換えて接続するスイッチ回路である。

図示は省略されているが、メモリ装置ｆ２ａ、２ｂには
第１図と同様にアドレス発生器、アドレスデコーダ、読
出し・書込み制御部が接続されている。

第７図の実施例の動作について説明する。

スイッチ回路２０．２２が図の状態にあるとき。

メモリ装置２ａでは一次元ＤＣＴ演算器４の演算結果が
行方向に書き込まれていき、−次元ＤＣＴ演算器６はメ
モリ装置２ｂに書き込まれているデータを列方向に読み
出していく。メモリ装置２ａの書込み、メモリ装置２ｂ
の読出しが終わると、スイッチ回路２０．２２が切り換
えられる。今度は一次元ＤＣＴ演算器４の演算結果がメ
モリ装置２ｂに行方向に書き込まれていき、−次元ＤＣ
Ｔ演算器６はメモリ装置２ａに書き込まれているデータ
を列方向に読み出していく。このように、方のメモリ装
置で書込みを行ないながら、同時に他方のメモリ装置で
は読出しを行なう。これをスイッチ回路２０．２２を切
り換えながら繰り返していく。

第７図では第１図に比へて２倍の速度で二次元ＤＣＴ演
算を行なうことができる。

第１の一次元ＤＣＴ演算と第２の一次元ＤＣＴ演算を逐
次演算する装置を第８図と第９図により説明する。

第８図は原理を説明したものである。

まず、（Ａ）に示されるように、ｊサイクル目に元の画
像の画素ｆ（ｉ＋　ｊ）に対して行方向変換係数ｗｉ（
ｊ　）　（＝ｃｏｓ（（２ｊ＋１）Ｖπ／２Ｎ））を掛
けて行方向に足しあわせ、それに係数２Ｃ（Ｖ）／Ｎを
掛ける行方向−次元ＤＣＴ演算を施して行方向変換画素
Ｆ（ｉ、Ｖ）を演算し、（ｉ＋１）サイクル目には同様
にしてＦ（ｉ＋１．Ｖ）を演算する。

Ｎサイクルの行方向−次元ＤＣＴ演算が終了した時点で
、列方向−次元ＤＣＴ演算に入り、（Ｂ）に示されるよ
うに、被変換画素Ｆ（ｉ、Ｖ）に対して画素（Ｕ、Ｖ）
の列方向変換係数ｗｖ（ｉ　）（＝ｃｏｓ（（２ｉ＋１
）Ｕπ／２Ｎ））を掛けて列方向に足しあわせ、そ九に
係数２Ｃ（Ｕ）／Ｎをかけて変換画素Ｆ（Ｕ、Ｖ）を算
出する。

第９図はこの実施例を実行する装置を表わしている。

元の画像の１行の画素ｆ（ｉ、Ｏ）、ｆ（ｉ、１）・・
ｆ（ｉ、Ｎ−１）に対してそれぞれ画素（Ｕ。

■）の行方向変換係数ｗｉ（ｊ　）を掛けるために、Ｎ
個の乗算器５４−１〜５４−Ｎが設けられてぃる。５６
はそれらの乗算器５４−１〜５４−Ｎの演算結果を加算
する加算器であり、５８はその加算された結果に係数２
Ｃ（Ｖ）／Ｎを掛ける乗算器である。これにより、行方
向の一次元ＤＣＴ演算が行なわれる。

次に、列方向の一次元ＤＣＴ演算を行なうために、Ｎ個
の乗算器６２−１〜６２−Ｎが設けられている。乗算器
５８と乗算器６２−１〜６２−Ｎの間にはそれぞれセレ
クタスイッチ６０−１〜６０−Ｎが設けられており、行
の位置ｉによって対応するセレクタスイッチが選択的に
オンにされ、各乗算器６２−１〜６２−Ｎで変換係数ｗ
ｖ（０）〜ｗｖ（Ｎ−１）が掛けられる。６４は乗算器
６２−１〜６２−Ｎによる乗算結果を加算する加算器で
あり、６６はその加算結果に係数２Ｃ（Ｕ）／Ｎをかけ
る乗算器であり、その乗算結果により変換画素Ｆ（Ｕ、
Ｖ）が算出される。

第１０図は前処理回路を備えた実施例を表わしたもので
あり、例として画像を（８Ｘ　８）画素のブロックに分
割してＤＣＴ演算を行なう場合を表わしている。

３２−Ｏ〜３２−７はそれぞれ入力データＸ。

〜ｘ７をクロックＣＬＯＣＫ　１のタイミングで歩進し
保持するシフトレジスタ及びラッチ回路である。３４−
１〜３４−４はシフトレジスタ及びラッチ回路３２−０
〜３２−７に保持された所定の２個のデータを取り込み
、セレクト信号に応じて加算又は減算をおこなう加算減
算回路である。３６−１〜３６−４．３８−１〜３８−
４は加算減算回路３４−１〜３４−４で計算されたデー
タをクロックＣＬＯＣＫ　２のタイミングで歩進し保持
するシフトレジスタ及びラッチ回路である。

４０はＤＣＴ処理回路であり、（９）式で表現された乗
算及び加算を行なうために、係数ａ、ｂ。

ｄｒ　８’＋　ｆｙ　ｇｖ　ｈを保持し、３２回の乗算
を行なうための乗算器と３１回の加算を行なうための加
算器を備えている。

ＩＤＣＴ演算を行なう演算装置についても同様の回路構
成となる。

ＤＳＴ演算及びＩＤ５Ｔ演算を行なう演算装置について
も同様の構成となる。

第１１図はＲＯＭルックアップテーブル法による実施例
のＤＣＴ変換装置における一次元ＤＣＴ演算で、１個の
乗算に相当するＲＯＭルックアップテーブル回路を表わ
している。

７６はアドレスジェネレータであり、複数ビットの変換
係数データと１ビットずつの入力データとがアドレスと
して入力される。変換係数の種類が例えば８個とすれば
、変換係数データは３ビットデータである。入力データ
は最大ビット（ＬＳＢ）又は最小ビット（Ｍ　Ｓ　Ｂ　
）から順に１ビットずつ入力される。７８はデータを保
持しているＲＯＭである。入力データが４１１　Ｉ＋の
場合は変換係数データをＲＯＭ７８のアドレスとし、入
力データが“０″の場合はＲＯＭ７８のアドレスとして
０を使用する。８０は加算器、８２は加算器８０からの
データを一時保持するレジスタ、８４はレジスタ８２の
データを入力データが最大ビットから入力されるときに
はレジスタ８４に保持されたデータのビット位置を上位
方向にシフトさせ、入力データが最小ビットから入力さ
れるときにはレジスタ８２に保持されたデータのビット
位置を下位方向にシフトさせる１ビットシフタである。

加算器８ｏには１ビットシフタ８４で上位方向又は下位
方向に１ビットシフトされたデータとＲＯＭ７８からの
データが加算される。

入力データが最大ビットから１ビットずつ入力されるも
のとして説明すると、まず最大ビットｎの１ビットの入
力データと変換係数データとをＲＯＭ７８のアドレスと
してＲＯＭ７８をアクセスし、データＤｎを得る。デー
タＤｎは加算器８０を経てレジスタ８２に保持される。

レジスタ８２に保持されたものを出力りとする。次に、
入力データの（ｎ−１）ビット目の１ビットのデータと
変換係数データがＲＯＭ７８のアドレスとしてＲＯＭ７
８がアクセスされ、ＲＯＭ７８からはデータＤｎ−□が
出力される。加算器８０ではこのデータＤｎ−０と、レ
ジスタ８２のデータＤを２倍するために１ビットシフタ
８４によって上位方向に１ビットシフトされたデータと
が加算され、その加算されたものがレジスタ８２に保持
されて出力りが更新される。

この操作が入力データが最小ビットになるまで繰り返さ
れることにより、最終的な出力りが得られる。

この場合、ＲＯＭ７８の容量は変換係数の種類の数ｍ（
この例では８）となる。

第１２図に（２）式で表わされる一次元ＤＣＴ演算を行
なう場合のＤＣＴ処理回路の一例を表わす。

８６は８ビットで表現された画素を８個含む１ライン分
のデータが送られるシフトレジスタ、８８は８ビットず
つの各画素Ｘ。−Ｘｔを保持するラッチである。９０は
ＲＯＭルックアップテーブル法によるＤＣＴ処理回路で
あり、各ＤＣＴ処理回路９０には第１図に示された回路
が８個ずつと、それらの８個の回路の出力を加算する加
算器が含まれている。各ＤＣＴ処理回路９０には入力デ
ータＸ。−ｘ７が最大ビットから（又は最小ビットから
）１ビットずつ順に入力され、図には示されていないが
変換係数データも入力されて第１１図で示された演算が
行なわれる。各ＤＣＴ処理回路９０の出力は８ビットの
出力データ２゜−７７である。

９２はシフトレジスタであり、２ｏ−２７を順に配列し
て出力する。

第１２図では２゜−７７の出力データを得るために必要
なＲＯＭ容量は８×２８である。

第１３図はＲＯＭテーブルの容量をさらに小さくするた
めに、ＤＣＴ変換係数の対称性を利用した（９）式で表
現される演算を行なうための実施例を表わしたものであ
る。

シフトレジスタ８８とＤＣＴ処理回路９０ａ。

９０ｂの間に前処理回路９４が設けられている。

前処理回路９４により変換係数マトリックスが（９）式
のように整理されて半数が０になり、出力ｚ、、　ｚ２
．　ｚ、、　ｚＧを得る４個のＤｃＴ処理回路９０ａで
は後半の４個の変換係数が０であるので、これらの０と
掛は算を行なう入力データは不要になり、４個のＤＣＴ
処理回路９０ａには入力データ　（ＸＯ＋　Ｘｔ）　ｒ
　（Ｘｔ　＋　Ｘ６）　ｔ　（ｘｚ　＋　Ｘｓ）　ｒ（
Ｘ３＋Ｘ４）からの各１ビットずつの４ビットが入力さ
れている。出力Ｚ工、　Ｚ３．　ＺＳ、　Ｚ、を得る４
個のＤＣＴ処理回路９０ｂでは前半の４個の変換係数が
０であるので、これらの０と掛は算を行なう入力データ
は不要になり、４個のＤＣＴ処理回路９０ｂには入力デ
ータ（ｘＯ−Ｘ　７　）　ｒ　（Ｘ　１ｘｔ、）　＋　
　（Ｘ２　　Ｘｉ）　ｌ　　（Ｘ３　　Ｘ４）からの各
１ビットずつの４ビットが入力されている。各ＤＣＴ処
理回路９０ａ、９０ｂは第１１図の回路を４個ずつと、
それらの４個の回路の出力を加算する加算器とを備えて
いる。

第１３図では、ｚＩ、〜ｚ７の出力データを得るために
必要なＲＯＭ容量は８×２４に減少する。

（発明の効果） 本発明で二次元直交変換演算を１組の一次元直交変換演
算器により実現すれば、必要な乗算器の数は１例えば直
交変換演算の単位を（８Ｘ８）画素のブロックとすれば
、従来の方法では６４個の乗算器が必要であるのに対し
、本発明では８＋８＝１６個の乗算器で足りることにな
り、装置が簡単になって集積回路化することが可能にな
る。

また、第１の一次元ＤＣＴ演算器の演算結果を一時記憶
するメモリ装置においては、行方向に書き込んだものを
列方向に読み出すとともに列方向に新たなデータを書き
込み、列方向に書き込んだデータを行方向に読み出すと
ともに行方向に新たなデータを書き込むようにアドレス
指定と読出し・書込み制御を行なえば、必要なメモリ装
置の容量は演算単位のブロックが（ＮＸＮ）画素とすれ
ば（Ｎ　Ｘ　Ｎ）ワードの１ブロツクのもので足りるこ
とになる。その結果、メモリ容量が少なくてすむととも
に、高速動作を行なわせることができるようになる。

メモリ装置を一対とし、一方のメモリ装置の書込みと他
方のメモリ装置の読出しを同時に行なうようにすること
により、高速動作が可能になる。

二次元ＤＣＴ演算や二次元ＤＳＴ演算における一部の係
数をＯにするような入力データの前処理回路を備えると
、ＤＣＴ処理回路やＤＳＴ処理回路の乗算器及び加算器
の数が少なくなり、それだけ処理スピードが速くなる。

また、回路規模も小さくなり、集積回路化するのが容易
になる。

直交変換処理をＲＯＭルックアップテーブル法により実
現するに際して入力データを１ビットずつアドレスに用
いることにより、少ないＲＯＭ容量で直交変換処理を実
現できるようになる。

変換係数の対称性を利用した前処理回路を備えて変換係
数の一部を０とすれば、さらにＲＯＭ容量を減少させる
ことができる。

【図面の簡単な説明】

第１図は一実施例を示すブロック図、第２図は同実施例
におけるアドレス発生器の一例を示すブロック図、第３
図は同実施例におけるメモリ装置のアドレスを示す図、
第４図は同実施例の動作を示すメモリ装置のアドレス指
定方法を示す図１、第５図は他の実施例の読出し・書込
み制御部の動作を示すタイミング図、第６図は同実施例
の動作を示すメモリ装置のアドレス指定方法を示す図、
第７図はさらに他の実施例を示すブロック図、第８図は
さらに他の実施例の演算の概念を示す図、第９図は同実
施例の回路図、第１０図はさらに他の実施例のＤＣＴ演
算装置を示すブロック図、第１１図はさらに他の実施例
におけるＲＯＭルックアップテーブル法の１個の乗算器
相当部分を示すブロック図、第１２図及び第１３図はそ
れぞれ実施例におけるＤＣＴ演算装置を示すブロック図
である。第１４図はデータ圧縮・伸長系を示すブロック
図、第１５図は従来の二次元ＤＣＴ演算を表わす概念図
、第１６図は同従来例の回路図、第１７図は従来の方式
によるＲＯＭルックアップテーブル法の１個の乗算器相
当部分を示すブロック図である。 ２．２ａ、２ｂ・・・・・・メモリ装置、４，６・・・
・・・−次元ＤＣＴ演算器、８・・・・・・アドレス発
生器、１２・・・・・・読出し・書込み制御部、１４．
１６・・・・３ビットカウンタ、１８，２０．２２・・
・・・・切換えスイッチ回路、３２−Ｏ〜３２−７・・
・・・・シフトレジスタ及びラッチ回路、３４−１〜３
４−４・・・・・・加算減算回路、３６−１〜３６−４
，３８−１〜３８−４・・・・・・シフトレジスタ及び
ラッチ回路、４０・・・・・・−次元ＤＣＴ処理回路、
７６・・・・・・アドレスジェネレータ、７８・・・・
・・ＲＯＭ、８０・・・・・・加算器、８２・・・・・
レジスタ、８４・・・・・・１ビットシフタ、８６・・
・・・シフトレジスタ、８８・・・・・・ラッチ、９０
，９０ａ、９０ｂ・・・・・ＲＯＭルックアップテーブ
ル法によるＤＣ，Ｔ処理回路。

Claims (6)

【特許請求の範囲】
1. （１）第１の一次元直交変換演算器と、その出力を一時
   記憶するメモリ装置と、前記メモリ装置の出力を入力と
   する第２の一次元直交変換演算器と、前記メモリ装置の
   アドレス指定を行なうとともに前記メモリ装置の書込み
   と読出しの動作の切換えに合わせて行アドレスと列アド
   レスを入れ換えるアドレス発生器とを備えた直交変換演
   算装置。
2. （２）第１の一次元直交変換演算器と、その出力を一時
   記憶するメモリ装置と、前記メモリ装置の出力を入力と
   する第２の一次元直交変換演算器と、前記メモリ装置の
   アドレス指定を行なうとともに前記第１及び第２の一次
   元直交変換演算器の演算の実行に合わせて行アドレスと
   列アドレスを入れ換えるアドレス発生器と、前記メモリ
   装置の１個のデータを読み出した後に同一アドレスに前
   記第１の一次元直交変換演算器の新たな演算結果を書き
   込む読出し・書込み制御部とを備えた直交変換演算装置
   。
3. （３）前記メモリ装置は一対設けられ、第１の一次元直
   交変換演算器と第２の一次元直交変換演算器をそれぞれ
   切換えスイッチ回路を介して前記両メモリ装置に接続し
   、第１の一次元直交変換演算器が一方のメモリ装置に接
   続されるときは第２の一次元直交変換演算器が他方のメ
   モリ装置に接続されるように前記切換えスイッチ回路を
   切り換える請求項１に記載の直交変換演算装置。
4. （４）離散コサイン変換又は離散サイン変換を行なう直
   交変換処理回路を備えた直交変換演算装置において、直
   交変換処理の際に係数の一部が０になるように入力デー
   タ間の加算及び減算を行なう前処理回路を設け、直交変
   換処理回路は前記前処理回路で加算又は減算されたデー
   タについて０でない係数との乗算及びその乗算結果の加
   算を行なうことを特徴とする直交変換演算装置。
5. （５）１個の画像を複数の画素を含むブロックに分割し
   、各ブロックごとに直交変換処理を行なう直交変換回路
   を備えた直交変換演算装置において、前記直交変換回路
   はＲＯＭテーブルを用いるＲＯＭルックアップテーブル
   法による演算を行なうものであり、入力データの１ビッ
   トずつと複数ビットの変換係数データとをアドレスとし
   、ＲＯＭテーブルから読み出されたデータをそのアドレ
   スの入力データにおけるビット位置に応じて上位又は下
   位方向にシフトさせて入力データの全ビットについて加
   算する加算回路を備えたことを特徴とする直交変換演算
   装置。
6. （６）前記直交変換回路の前段には、直交変換処理の際
   に変換係数の一部が０になるように入力データ間の加算
   及び減算を行なう前処理回路を備えた請求項６に記載の
   直交変換演算装置。