JPH04137975A - 逆直交変換方法および逆直交変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第１０図〜第１６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第９図） 発明の効果 〔概　要］ 例えば中間階調画像やカラー画像などの多値画像の圧縮
に用いられる適応２次元離散コサイン変換符号化方弐に
よる符号に基づいて、画像データを復元する画像データ
復元装置に用いられる逆直交変換方法および逆直交変換
回路に関し、小型の回路で高速処理を可能とすることを
目的とし、 Ｎ×Ｎ画素からなるブロックごとに画像データを２次元
直交変換した結果を量子化した後に符号化して得られた
入力符号を復号し、逆量子化し、２次元逆直交変換して
、画像データを復元する復元装置の逆直交変換方法にお
いて、画像データのブロックの２次元直交変換結果であ
るＮ行Ｎ列の係数行列の各列をそれぞれ所定の数の成分
を含む部分列に分割し、部分列の中から、零以外の値を
有する有効係数を含む部分列を抽出し、抽出された部分
列の各成分に対して、１次元直交変換に相当する演算を
行い、抽出された部分列に対応する演算結果を１次元逆
変換結果の対応する列の成分として出力し、この１次元
逆変換結果に対して、２次元目の直交変換を行って画像
データを得る方法である。

〔産業上の利用分野〕

本発明は、例えば中間階調画像やカラー画像などの多値
画像の圧縮に用いられる適応２次元離散コサイン変換符
号化方式による符号に基づいて、画像データを復元する
画像復元装置の逆直交変換方法および逆直交変換回路に
関するものである。

中間階調画像やカラー画像などの多値画像を表す画像デ
ータをその特徴を損なうことなく圧縮する符号化方式と
して、直交変換を利用した適応離散コサイン変換符号化
方式（＾ｄａｐｔｉｖｅ　ＤｉｓｃｒｅｔｅＣｏｓｉｎ
ｅ　Ｔｒａｎｓｆｏｒ＋ｎ、以下ＡＤＣＴ方式と称する
）が広く用いられている。

このＡＤＣＴ方式を用いた画像圧縮装置においては、多
値画像を例えば８画素×８画素のブロックに分割し、こ
れらのブロックのそれぞれと所定の変換定数からなる行
列との乗算を行い、この直交変換結果を符号化している
。従って、この符号から元の画像を復元するためには、
この符号を復号して得られる直交変換結果を別の変換定
数からなる行列を用いて再び直交変換を行うことにより
、逆変換する必要がある。

〔従来の技術〕

第１１図に、ＡＤＣＴ方式を適用した画像圧縮装置の構
成を示す。また、第１２図に、多値画像を分割して得ら
れるブロックの例を示す。

ＤＣＴ変換部７１１は、入力されるブロックと上述した
変換定数の行列との乗算を行うことにより、２次元離散
コサイン変換（以下、ＤＣＴと称する）処理を行う。こ
れにより、各ブロックの画像の空間周波数分布を表すＤ
ＣＴ係数りとして、第１３図に示すような８行８列の行
列が生成される。

このＤＣＴ係数りの各成分は、線型量子化部７２１にお
いて、各空間周波数成分に対する視覚の感度に基づいて
求められた量子化閾値ＱＴＨを用いて量子化され、量子
化係数Ｉ）ｏｕが算出される。この量子化閾値Ｑ　Ｔ　
Ｈは、実験結果に基づいて決められた量子化マトリクス
■、Ｈに所定の係数を乗じたものである。

−ｇに、低い空間周波数に対する視覚の感度は高く、高
い空間周波数に対する視覚の感度は低いので、第１４図
に示すように、低い空間周波数に対応する量子化マトリ
クスＶｔＨの成分の絶対値は小さく、逆に、高く空間周
波数に対応する成分の絶対値は大きい。このため、量子
化係数Ｉ）ｏｕは、第１５図に示すように、ＤＣ成分を
示す行列の左上隅の成分と低い空間周波数成分を示す極
く少数のＡＣ成分のみが、数値ｒＯ」以外の値を有する
有効係数となり、大部分のＡＣ成分は値がｒＱＪである
無効係数となる場合が多い。

この量子化係数Ｄ０の各成分は、第１６図に示すような
ジグザグスキャンと呼ばれる走査順序に従って１次元デ
ータに変換され、符号化部７３１に人力される。この符
号化部７３１によって、各有効係数の値とその有効係数
の前の有効係数との間にある無効係数の数との組を符号
化することにより、１ブロツクに対応する量子化係数Ｉ
）ｏｕが圧縮符号化される。

上述した動作を１画面を構成する各ブロックについて繰
り返すことにより、１画面の画像データの符号化処理が
行われ、この符号化データがディスク装置などに蓄積さ
れ、あるいは伝送路などを介して伝送される。

このような符号化データは、第１７図に示す復元装置に
よって、画像データに復元される。

復元装置の復号部８１１は、入力される符号化データを
復号して量子化係数Ｄ０を復元し、逆量子化部８２１は
、この量子化係数ＤＱＬ＋の各成分に量子化閾値Ｑ　ｔ
　ｏの対応する成分を乗することにより、ＤＣＴ係数り
を復元する。また、逆ＤＣＴ変換部８３１は、各ブロッ
クに対応するＤＣＴ係数りに対して、２次元逆ＤＣＴ変
換処理を行うことにより、各ブロックの画像データを復
元する。

ここで、逆ＤＣＴ変換処理は、上述したＤＣＴ係数りと
所定の変換定数からなる行列Ａ（以下、変換定数Ａと称
する）との乗算により１次元逆ＤＣＴ変換結果を求め、
この変換結果の行と列とを入れ換えた転置行列と上述し
た変換定数Ａとを乗算し、この乗算結果を再び転置する
処理である。

上述した１次元逆ＤＣＴ変換結果の第ｉ列Ｙは、上述し
た変換定数ＡとＤＣＴ係数りの第ｉ列Ｘとを用いて式（
１）で表される。また、１次元逆ＤＣＴ変換結果の第ｉ
列Ｙの各成分は、式（２）〜式（９）で表される。

Ｙ＝Ａ　−Ｘ Ｙ＋　　＝　　（ＡｚＸＸ ＋Ａ、、ＸＸ。

＋Ａ、７ＸＸ。

Ｙｚ　　−（Ａｚ＋ｘＸ ＋　Ａ　ｚ　ａ　ｘχ４ 十Ａ２．ＸＸ。

Ｙ　：ｌ　　＝　　（Ａ　：ｌ　Ｉ　Ｘ　Ｘ　＋＋　Ａ
　ｘ　ａ　Ｘ　Ｘ　ａ ＋　Ａ　：ｒ　７　Ｘ　Ｘ　ｔ Ｙ４　　＝　　（Ａ４１ＸＸＩ ＋Ａ４４ＸＸ４ ＋Ａ　４７Ｘ　Ｘ７ Ｙｓ　　＝　　（Ａｓ＋Ｘ　Ｘ＋ ”　Ａ　ｓ　ｓ　Ｘ　Ｘ　ａ ＋ＡＳ？ＸＸＴ Ｙ６　　＝　　（Ａ６１ＸＸ ＋Ａ６．ＸＸ４ ＋　Ａ　ｂ　７　Ｘ　Ｘ　７ ＋Ａ、□×Ｘ２ 十Ａ、５ＸＸ。

＋　Ａ　ＩｅＸ　Ｘｅ ＋Ａ２２ＸＸＺ ＋　Ａ　ｚｓ　Ｘ　Ｘ　ｓ ±ＡｚｓＸＸｅ ＋Ａ３□×Ｘ２ 十Ａ　ｙ　ｓ　Ｘ　Ｘ　ｓ ＋Ａ　ｆｆ５Ｘ　Ｘｓ ＋Ａ４□×Ｘ２ ＋　Ａ　ａ　ｓ　Ｘ　Ｘ　ｓ ＋　Ａ　４　ｓ　Ｘ　Ｘ　Ｉｌ ＋　Ａ　ｓ　ｚ　Ｘ　Ｘ　２ 十Ａ　ｓｓ　Ｘ　Ｘ　ｓ ＋Ａｓ５ＸＸａ ＋　Ａ　ｂ　２　Ｘ　Ｘ　ｚ ＋　Ａ　６　Ｓ　Ｘ　Ｘ　Ｓ ＋Ａ６ＩＩｘＸ８ ＋Ａ、、ＸＸ２ ＋　Ａ＋ｂＸχ６ ）　　　　　・・・　（２） ＋　Ａ　２３　Ｘ　Ｘ　２ ＋　Ａ　ｚ　ｂ　Ｘ　Ｘ　ｂ ）　　　　　・・・　（３） ＋Ａ３３Ｘχ２ 十Ａ　３ｂ　Ｘ　Ｘ　ｂ ）　　　　・・・　（４） ＋Ａ、３ｘＸ２ ＋Ａ、、Ｘχ６ ）　　　　　・・・　（５） ＋ＡＳ３×Ｘ２ ＋Ａ９．ＸＸ６ ）　　　　　・・・　（６） ＋Ａ６：ｌ×χ２ ＋　Ａ　ｂ　ｂ　Ｘ　Ｘ　ｂ ）　　　　　　・・・　　（力 Ｙ　７　　＝　　（Ａ？１　Ｘ　Ｘ　＋　　＋　Ａ４１
ＸＸＩ　　＋Ａｔ：＋ＸＸｚ＋Ａ？４Ｘ　Ｘａ　＋Ａｔ
５Ｘ　Ｘｓ　＋Ａ？、Ｘ　Ｘｂ＋Ａ？？Ｘ　Ｘｑ　　＋
Ａ７１Ｘ　Ｘｓ　　）　　　　　・・・　（８）Ｙｅ　
　＝　　（Ａ１１ｘｘｌ　　＋ＡｅｚＸＸｚ　　＋Ａａ
３ＸＸｚ＋Ａｌ４Ｘ　Ｘａ　　＋Ａｓ５Ｘ　ＸＳ　　＋
Ａａ＆Ｘ　Ｘｉ＋Ａ＊ｔＸ　Ｘ？　　＋Ａ１１ＩＸ　Ｘ
ｓ　　）　　　　　・・・（９）従来は、これらの式（
２）〜式（９）のそれぞれに対応する演算を行う８組の
演算回路を備えて、復元装置の逆ＤＣＴ変換部８３１を
ハードウェア化し、これらの演算回路を並行動作させる
ことにより、１次元ＤＣＴ変換処理の高速化を図ってい
た。

〔発明が解決しようとする課題〕

ところで、上述したように、８組の演算回路を備えて逆
ＤＣＴ変換部８３１を構成すれば、高速処理が可能であ
るが、逆ＤＣＴ変換部８３１の回路規模が大きくなり、
復元装置が大型化してしまうという問題点があった。

一方、単に、乗算器および加算器の数を削減したのでは
、１次元逆ＤＣＴ変換処理に要する時間が長くなり、復
元処理に要する時間を短縮したいという要望に応えるこ
とができない。

本発明は、このような点にかんがみて創作されたもので
あり、小型の回路で、高速処理を可能とする直交変換装
置を提供することを目的とする。

〔課題を解決するだめの手段〕

第１図は、本発明の原理ブロック図である。

第１図（Ａ）において、請求項１の発明は、Ｎ×Ｎ画素
からなるブロックごとに画像データを２次元直交変換し
た結果を量子化した後に符号化して得られた入力符号を
復号し、逆量子化し、２次元逆直交変換して、画像デー
タを復元する復元装置の逆直交変換方法において、画像
データのブロックの２次元直交変換結果であるＮ行Ｎ列
の係数行列の各列をそれぞれ所定の数の成分を含む部分
列に分割し、これらの部分列の中から、零以外の値を有
する有効係数を含む部分列を抽出し、抽出された部分列
の各成分に対して、１次元直交変換に相当する演算を行
い、抽出された部分列に対応する演算結果を１次元の逆
変換結果の対応する列の成分として出力し、この１次元
の逆変換結果に対して、２次元目の直交変換を行って画
像データを得る。

第１図（Ａ）において、請求項２の発明は、請求項１記
載の逆直交変換方法において、各列の１次元の逆変換結
果を転置行列の対応する行の成分として出力する。

第１図（Ｂ）において、請求項３の発明は、Ｎ×Ｎ画素
からなるブロックごとに画像データを２次元直交変換し
た結果を量子化した後に符号化して得られた入力符号を
復号し、逆量子化し、２次元逆直交変換して、画像デー
タを復元する復元装置の逆直交変換回路における係数格
納手段１１１は、入力される係数行列の各成分をＮ行Ｎ
列の行列として格納する。

読出制御手段１２０は、係数格納手段１１１に入力され
る係数行列の各列を構成する部分列のそれぞれが有効係
数を含む有効部分列であるか否かを判定する判定手段１
２１と、判定手段１２１によって有効部分列であるとさ
れた部分列に対応する係数格納手段１１１のアドレスを
保持するアドレス保持手段１２２とを有し、このアドレ
ス保持手段１２２に保持されたアドレスに基づいて、係
数格納手段１１１に対して有効部分列に含まれる各成分
の出力を指示する。

変換定数格納手段１３１は、係数行列の各成分に対応す
る変換定数からなるＮ行Ｎ列の定数行列を格納しており
、係数格納手段】１１によって出力される係数行列の成
分に対応する定数行列の列に含まれる変換定数を出力す
る。

第１変換手段１３２は、人力される係数行列の成分のそ
れぞれと変換定数格納手段１３１から出力される変換定
数とに対して直交変換に相当する演算を行い、係数行列
の各列に含まれる有効部分列の全てに対応する演算が終
了したときに、演算結果を該当する列の１次元逆変換結
果として出力する。

変換結果保持手段１４１は、第１変換手段１３２の出力
を保持する。

書込制御手段１４２は、アドレス保持手段１２２に保持
されたアドレスに応じて、係数行列の該当する列に対応
する１次元逆変換結果の変換結果保持手段１４１におけ
る格納場所を指定する。

第２変換手段１５１は、変換結果保持手段１４１に保持
された１次元逆変換結果に基づいて、２次元目の直交変
換を行う。

第１図（Ｂ）において、請求項４の発明は、請求項３記
載の逆直交変換回路における係数格納手段１１１が、２
つのブロックのそれぞれに対応する係数行列を格納する
容量を有し、係数格納手段１１１への係数行列の入力と
並行して、第１変換手段１３２が１次元逆変換動作を行
う構成となっている。

第１図（Ｂ）において、請求項５の発明は、請求項３記
載の逆直交変換回路において、判定手段１２１は、それ
ぞれＮ／２個の成分から形成される部分列が有効部分列
であるか否かを判定する構成とし、変換定数格納手段１
３１は、係数行列の各成分の出力に応じて、対応する列
の前半のＮ／２個の変換定数と後半のＮ／２個の変換定
数とを交互に出力する構成とし、第１変換手段１３２は
、変換定数格納手段１３１から同時に出力されるＮ／２
個の変換定数のそれぞれに対応してＮ／２個の演算手段
１３３を備えて構成されている。

また、Ｎ／２個の演算手段１３３のそれぞれは、入力さ
れる係数行列の成分と、この成分に対応して変換定数格
納手段１３１から交互に出力される各変換定数のそれぞ
れとの乗算を行う乗算手段１３４と、乗算手段１３４に
よって得られた乗算結果のそれぞれを積算する積算手段
１３５と、積算手段１３５によって得られた積算結果の
それぞれを保持する保持手段１３６とを有して構成され
ている。

第１図（Ｂ）において、請求項６の発明は、請求項５記
載の逆直交変換回路において、第１変換手段１３２に、
アドレス保持手段１２２に保持された係数行列の各列に
含まれる有効部分列のアドレスに応じて、乗算手段１３
４と積算手段１３５とによる演算処理の実行回数を制御
する演算制御手段１３７を備えて構成されている。

第１図（Ｂ）において、請求項７の発明は、請求項３記
載の逆直交変換回路において、書込制御手段１４２に、
第１変換手段１３２によって得られる演算結果に対応じ
て、１次元逆変換結果からなる行列を転置した転置行列
の該当する行に対応する変換結果保持手段１４１のアド
レスを生成するアドレス生成手段１４３を備えて構成さ
れている。

第１図（Ｂ）において、請求項８の発明は、請求項７記
載の逆直交変換回路に、変換結果保持手段１４１に入力
される１次元逆変換結果の各成分から零以外の値を有す
る有効係数を検出する検出手段１４４と、検出手段１４
４による検出結果に応じて、変換結果保持手段１４１に
対して、１次元逆変換結果の行列の各列の中から有効係
数を含む部分列の出力を指示する出力指示手段１４５と
を付加し、第２変換手段１５１が、変換結果保持手段１
４１から出力された部分列に対して、２次元目の直交変
換処理を行う構成となっている。

第１図（Ｃ）において、請求項９の発明は、請求項７記
載の逆直交変換回路における第２変換手段１５１に代え
て、変換結果保持手段１４１に格納された１次元逆変換
結果を第１変換手段１３２に入力するとともに、変換定
数格納手段１３】に対して対応する変換定数の出力を指
示する入力手段１６１を備えた構成となっている。

第１図（Ｃ）において、請求項１０の発明は、請求項９
記載の逆直交変換回路に、変換結果保持手段１４１に入
力される１次元逆変換結果の各成分から零以外の値を有
する有効係数を検出する検出手段１４４と、検出手段１
４４による検出結果に応じて、変換結果保持手段１４１
に対して、１次元逆変換結果の行列の各列の中から有効
係数を含む部分列の出力を指示する出力指示手段１４５
とを付加し、入力手段１６１が、変換結果保持手段１４
１によって出力された部分列を第１変換手段１３２に入
力する構成となっている。

〔作　用〕

請求項１の発明にあっては、係数行列の各列を分割して
得られる部分列の中から有効係数を含む部分列を抽出し
、抽出した部分列の各成分に対する演算のみを行い、こ
の演算結果をこれらの部分列が属する列に対応する１次
元の逆変換結果として出力する。

ここで、上述した式（２）〜式（９）から分かるように
、係数行列の各列を直交変換する場合に、この列に含ま
れる値が零である無効係数についての演算結果は、直交
変換結果に寄与しない。従って、各列に含まれる有効部
分列に対する演算結果は、係数行列の該当する列を直交
変換した結果と等価となり、１次元逆直交変換結果を得
るために要する計算量を削減することが可能となる。

また、請求項２の発明にあっては、抽出された部分列に
対応する演算結果は、１次元逆変換結果の行列の行と列
とを入れ換えて転置した転置行列の成分として出力され
る。従って、２次元目の直交変換処理において、１次元
逆変換結果を転置する処理を省くことができる。

また、請求項３の発明にあっては、判定手段１２１とア
ドレス保持手段１２２とを有する読出制御手段１２０に
より、係数格納手段１１１に格納された係数行列の中の
有効部分列が抽出され、これらの有効部分列に含まれる
各成分と変換定数格納手段１３１から出力される１列分
の変換定数とに対して、第１変換手段１３２により、１
次元直交変換に相当する演算が行われる。また、この第
１変換手段１３２の出力は、書込制御手段１４２による
指示に応じて、該当する有効部分列が属する係数行列の
列に対応する１次元逆変換結果として、変換結果保持部
１４１に保持され、第２変換手段１５１に渡される。

このようにして、読出制御手段１２０において抽出され
た有効部分列についてのみ、第１変換手段１３２による
演算処理を行うことにより、係数行列の全ての列につい
ての演算処理を行った場合と等価な１次元逆変換結果を
得ることができ、計算量を削減して、１次元逆直交変換
処理に要する時間を短縮することが可能となる。

請求項４の発明にあっては、係数格納手段１１１への新
しい係数行列の入力動作と並行して、第１変換手段１３
２により、既に係数格納手段１１１に格納されている係
数行列に対する１次元直交変換動作を実行することがで
きる。これにより、複数のブロックに対応する係数行列
の１次元逆変換処理に要する時間を全体として短縮する
ことが可能となる。

請求項５の発明にあっては、部分列を形成する成分の数
をＮ／２個とし、変換定数格納手段１３１は、定数行列
の該当する列の成分を前半のＮ／２個と後半のＮ／２個
とに分けて出力し、第１変換手段１３２のＮ／２個の演
算手段１３３のそれぞれに入力する。また、これらの演
算手段１３３のそれぞれにおいて、１次元直交変換に相
当する演算処理は、乗算手段１３４による乗算動作と積
算手段１３５による積算動作と保持手段１３６による保
持動作とに分割して行われる。

ここで、これらの各動作と上述した演算手段１３３への
係数行列の成分および変換定数の入力動作および各演算
手段１３３による演算結果の出力動作とは、それぞれ独
立に実行可能であるから、これらの動作をバイブライン
化して高速処理を可能とすることができる。また、Ｎ／
２個の演算手段１３３を用いて第１変換手段１３２が構
成されるので、回路規模の小型化を図ることもできる。

請求項６の発明にあっては、演算制御手段１３７によっ
て、乗算手段１３４および積算手段１３５による演算処
理の実行回数が制御され、係数行列の各列に含まれる有
効部分列の数に応した演算回数で各列の１次元逆変換結
果を得ることができる。

請求項７の発明にあっては、アドレス生成手段１４３に
よって生成されたアドレスを第１変換手段１３２の格納
場所として指示することにより、変換結果保持手段１４
１には、１次元逆変換結果の行列を転置した転置行列が
格納される。従って、第２変換手段１５１において、１
次元逆変換結果を転置する処理を不要とすることができ
る。

請求項８の発明にあっては、検出手段１４４と出力指示
手段１４５とにより、変換結果保持手段１４１に保持さ
れた１次元逆変換結果から有効係数を含む有効部分列を
抽出して第２変換手段１５１に入力することにより、第
２変換手段１５１における計算量を削減することができ
る。

請求項９の発明にあっては、入力手段１６１によって、
変換結果保持手段１４１に保持された１次元逆変換結果
を第１変換手段１３２に入力し、この第１変換手段１３
２により、再び直交変換に相当する演算を行うことによ
り、第２変換手段１５１を不要として、逆直交変換回路
の全体としての回路規模の削減を図っている。

請求項１０の発明にあっては、検出手段１４４と出力指
示手段１４５とにより、変換結果保持手段１４１に保持
された１次元逆変換結果から有効係数を含む有効部分列
を抽出し、入力手段１６１により、この抽出された有効
部分列を第１変換手段１３２に入力している。これによ
り、回路規模を縮小するとともに、第１変換手段１３２
によって行われる２次元目の直交変換処理における計算
量を削減することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の逆直交変換回路を用いた画像データ
復元装置の実施例構成を示す。

第３図は、本発明の逆直交変換回路の実施例である逆Ｄ
ＣＴ変換部の１次元目の直交変換部の実施例構成を示す
。

第５図は、本発明の第１変換手段の実施例である演算処
理部の詳細構成を示す。

第９図は、本発明の逆直交変換回路の実施例である逆Ｄ
ＣＴ変換部の２次元目の直交変換部の実施例構成を示す
。

第１０図は、本発明の逆直交変換回路の別実施例である
逆ＤＣＴ変換部の構成を示す。

ここで、第１図と実施例との対応関係について説明して
おく。

係数格納手段１１１は、バッファ２３３に相当する。

読出制御手段１２０は、読出制御部３１３に相当する。

判定手段１２１は、零検出部３３１に相当する。

アドレス保持手段１２２は、列アドレス保持部３３２に
相当する。

変換定数格納手段１３１は、定数メモリ３１１に相当す
る。

第１変換手段１３２は、演算処理部３１２に相当する。

演算手段１３３は、演算回路４０１に相当する。

乗算手段１３４は、乗算器４２１に相当する。

積算手段１３５は、加算器４３１とレジスタ４３２．４
３３とマルチプレクサ４３４とに相当する。

保持手段１３６は、レジスタ４４１，４４２に相当する
。

演算制御手段１３７は、変換制御部４０５に相当する。

変換結果保持手段１４１は、バッファ２３４に相当する
。

書込制御手段１４２は、書込制御部３１４に相当する。

アドレス生成手段１４３は、アドレスラッチ３４１と書
込アドレス生成部３４２とに相当する。

検出手段１４４は、読出制御部５１３の零検出部５３１
に相当する。

出力指示手段１４５は、読出制御部５１３に相当する。

第２変換手段１５１は、直交変換部２３２に相当する。

入力手段１６１は、セレクタ６０１および読出制御部５
１３に相当する。

以上のような対応関係があるものとして、以下実施例の
構成および動作について説明する。

第２図において、画像データ復元装置は、復号表２１１
を備えた復号部２１０と、量子化マトリクス格納部２２
１を備えた逆量子化部２２０と、１次元目の直交変換部
２３１と２次元目の直交変換部２３２を備えた逆ＤＣＴ
変換部２３０とを備え、入力される符号化データに基づ
いて、８画素×８画素のブロックごとに画像データの復
元を行う構成となっている。

上述した復号部２１０は、復号表２１１に格納された符
号化データと復号データとの対応関係に基づいて符号化
データを復号し、量子化係数ＤＱｔ＋を８行８列の行列
として復元して逆量子化部２２０に入力する。

この逆量子化部２２０は、量子化マトリクス格納部２２
１に格納された量子化マトリクスＶｙＨ（第１３図参照
）に基づいて、量子化係数ＤＱＬＩの各成分の逆量子化
処理を行ってＤＣＴ係数りを復元し、このＯＣＴ係数り
の各成分を順次に逆ＤＣＴ変換部２３０に入力する。こ
のとき、逆量子化部２２０は、ＤＣＴ係数りの第１列か
ら順次に、各列の成分を第１行に対応する成分から順次
に出力して、逆ＤＣＴ変換部２３０に入力する。

逆ＤＣＴ変換部２３０の１次元目の直交変換部２３１に
は、バッファ２３３を介して、上述したＤＣＴ係数りが
入力される。また、この１次元目の直交変換部２３１に
よる変換結果は、バッファ２３４を介して２次元目の直
交変換部２３２に入力され、２次元目の直交変換部２３
２による変換結果は、バッファ２３５を介して、１ブロ
ック分の画像データとして出力される構成となっている
。

上述したバッファ２３３は、ＤＣＴ係数りの各成分を列
番号と行番号とで指定されるアドレスに格納する構成と
なっている。また、バッファ２３４およびバッファ２３
５は、同様に、１次元目の直交変換部２３１による変換
結果および２次元目の直交変換部２３２による変換結果
の各成分をそれぞれの列番号と行番号とで指定されるア
ドレスに格納する構成となっている。

以下、行列の１列分の成分が格納されている領域を示す
アドレスを列アドレスと称し、１行分の成分が格納され
ている領域を示すアドレスを行アドレスと称する。

第３図に、１次元目の直交変換部２３１の構成図を示す
。

第３図において、定数メモリ３１１は、上述した変換定
数Ａを格納しており、バッファ２３３から読み出された
ＤＣＴ係数りの各成分と、この定数メモリ３１１から読
み出された変換定数Ａの対応する成分とが演算処理部３
１２に入力される構成となっている。また、零検出部３
３１と列アドレス保持部３３２とカウンタ３３３と読出
アドレス生成部３３４とは、読出制御部３１３を構成し
ており、この読出制御部３１３により、上述したバッフ
ァ２３３および定数メモリ３１１からのデータの読出動
作が制御される。また、アドレスラッチ３４１と書込ア
ドレス生成部３４２とは、書込制御部３１４を構成して
おり、この書込制御部３１４により、上述した演算処理
部３１２の出力をバッファ２３４に書き込む動作の制御
が行われる。また、上述した読出制御部３１３および書
込制御部３１４は、演算処理部３１２からの指示に応じ
て動作する構成となっている。

読出制御部３１３の零検出部３３１は、上述したバッフ
ァ２３３へのＤＣＴ係数りの各成分の入力と並行して動
作し、ＤＣＴ係数りの各列を第１行〜第４行に対応する
前半部の成分と第５行〜第８行に対応する後半部の成分
とに分け、前半部と後半部とのそれぞれについて「０」
検出を行う構成となっている。また、この零検出部３３
１は、各列の検出結果として、少なくとも１つの有効係
数が含まれているか否かを示す１ビツトの情報と、後半
部に有効係数が含まれているか否かを示す１ビツトの情
報とを出力する。例えば、前半部と後半部との両方の成
分の全てが無効係数である場合に検出結果”　０１　”
を出力し、後半部の成分の全てが無効係数である場合に
“’　１１　”を出力し、他の場合に１０”を出力すれ
ばよい。

この零検出部３３１による検出結果は、列アドレス保持
部３３２に入力され、この列アドレス保持部３３２によ
り、少なくとも１つの有効係数を含むＤＣＴ係数りの列
に対応するバッファ２３３の列アドレスと該当する列の
後半部の成分が全て無効係数であるか否かを示すフラグ
が保持される。

例えば、この列アドレス保持部３３２は、上述した検出
結果の第１ビツトとして論理“１”が入力されたときに
、ＤＣＴ係数りの該当する列が格納されたバッファ２３
３の領域を示す列アドレスを保持するとともに検出結果
の第２ビツトをフラグとして保持すればよい。

また、上述した零検出部３３１の出力は、カウンタ３３
３に入力されており、このカウンタ３３３により、少な
くとも１つの有効係数を含むＤＣＴ係数りの列の数が計
数される。例えば、このカウンタ３３３は、上述した検
出結果の第１ビ、ントに応じて、計数値を加算する動作
を行う構成とすればよい。

このようにして、バッファ２３３への１ブロック分のＤ
ＣＴ係数りの入力動作と並行して、有効係数を含む列の
計数動作と該当する列に対応する列アドレスとフラグと
の保持動作とが行われる。

例えば、第１５図に示した量子化係数１）ｏｕに対応す
る符号化データを復号部２１０によって復号し、逆量子
化部２２０によって逆量子化することにより、第４図に
示すＤＣＴ係数りが復元される。

このＤＣＴ係数りの各成分が順次にバッファ２３３に入
力された場合には、上述した零検出部３３１により、第
１列に対応して検出結果”　１０　”が出力され、第２
列に対応して検出結果“１１°゛が出力され、第３列〜
第８列に対応して検出結果“°０１”が出力される。こ
の場合は、第１表に示すように、第１列に対応する列ア
ドレスＣ１と第２列に対応する列アドレスＣ２とが、列
アドレス保持部３３２に保持され、また、カウンタ３３
３の計数値はｒ２Ｊとなる。

第１表 バッファ２３３に１ブロック分のＤＣＴ係数りを格納す
る動作の終了に応じて、演算処理部３１２が動作を開始
し、データ要求信号ＲＥＤを出力して、読出制御部３１
３に対して読出動作の開始を指示する。

これに応じて、読出制御部３１３の読出アドレス生成部
３３４は、まず、列アドレス保持部３３２に保持された
最初の列アドレスとフラグを読み出すとともに、このフ
ラグを上述した演算処理部３１２に入力する。

次に、読出アドレス生成部３３４は、上述したデータ要
求信号ＲＥＤの入力に応じて、バッファ２３３の各行を
指定する行アドレスを順次に生成し、列アドレス保持部
３３２から読み出した列アドレスにこの行アドレスを付
加して出力し、バッファ２３３に入力する。これに応じ
て、バッファ２３３に格納されたＤＣＴ係数りの該当す
る列の各成分が、順次にバッファ２３３から出力され、
演算処理部３１２に入力される。

また、このとき、読出アドレス生成部３３４は、定数メ
モリ３１１に格納されている変換定数Ａの各列を指定す
る列アドレスを順次に生成し、上述したデータ要求信号
ＲＥＤに同期して、定数メモ＋７３１１に入力する。こ
れに応じて、定数メモリ３１１に格納されている変換定
数Ａの各列が順次に読み出され、この１列分の成分から
なるベクトルａ（以下、列成分ａと称する）が演算処理
部３１２に入力される。

このようにして、データ要求信号ＲＥＤに応じて、バッ
ファ２３３からＤＣＴ係数りの上述した列アドレスに該
当する列の成分が１つずつ順次に読み出され、定数メモ
リ３１１から変換定数Ａの各列が第１列から順次に読み
出される。

また、読出アドレス生成部３３４は、上述した列アドレ
ス保持部３３２から読み出したフラグが論理“１゛であ
る場合は、上述した動作を４回繰り返したときに、ＤＣ
Ｔ係数りの該当する列についての読出アドレスの生成動
作を終了する。従って、この場合は、ＤＣＴ係数りの該
当する列の前半の４つの成分のみがバッファ２３３から
読み出され、変換定数六〇対応する列成分ａとともに演
算処理部３１２に入力される。

一方、フラグが論理“０″である場合は、読出アドレス
生成部３３４は、上述した動作を８回繰り返したときに
、ＤＣＴ係数りの該当する列の読出動作を終了する。従
って、この場合は、ＤＣＴ係数りの該当する列の８つの
成分の全てがバッファ２３３から読み出され、変換定数
Ａの対応する列成分ａとともに演算処理部３１２に入力
される。

このようにして、ＤＣＴ係数りの該当する列の読出動作
が終了した後、読出アドレス生成部３３４は、列アドレ
ス保持部３３２から次の列アドレスとフラグとの読出動
作を行い、同様にして、バッファ２３３および定数メモ
リ３１１への読出アドレスを生成する。

また、カウンタ３３３は、上述したようにして、列アド
レスが読み出される度に計数値の減算を行い、計数値が
１０１となったときに、終了信号ＬＥＮＤを出力して、
１ブロック分の読出動作が終了した旨を演算処理部３１
２に通知する。

従って、演算処理部３１２には、１ブロック分のＤＣＴ
係数りの中の有効係数を含む列の成分のみが入力される
。

第５図に、上述した演算処理部３１２の詳細構成を示す
。

第５図において、レジスタ４１１と乗算器４２１とレジ
スタ４２２と加算器４３１とレジスタ４３２．４３３と
マルチプレクサ４３４とレジスタ４４、４４２とは、演
算回路４０１ａを構成している。また、演算回路４０１
ｂ、４０１ｃ、４０１ｄのそれぞれは、この演算回路４
０１ａと同様に構成されている。

但し、図においては、レジスタ４１１，４２２４３２．
４３３，４４１，４４２を記号Ｒで示した。

上述したバッファ２３３から読み出されたＤＣＴ係数り
の各成分は、レジスタ４０２を介して、上述した演算回
路４０１　ａ、・・・、４０１ｄのそれぞれに入力され
る。また、定数メモリ３１１から読み出された変換定数
ＡＯ１列分の成分からなる列成分ａの前半部の４つの成
分は、セレクタ４０３のボート１に入力され、後半部の
４つの成分はボート２に入力されている。このセレクタ
４０３は、ボート、２のいずれかへの入力を選択する構
成となっており、選択された各成分が、上述した４つの
演算回路４０１ａ、・・・、４０１ｄのそれぞれのレジ
スタ４１１に入力される。

また、上述した演算回路４０１ａ、・・・、４０１ｄの
それぞれのレジスタ４４１，４４２の出力は、マルチプ
レクサ４０４に入力されており、このマルチプレクサ４
０４の出力が、演算処理部３１２の出力として、バッフ
ァ２３４に入力される。

これらの演算回路４０１ａ、・・・、４０１ｄのそれぞ
れと、上述したセレクタ４０３と、マルチプレクサ４０
４とは、変換制御部４０５からの指示に応じて動作する
構成となっている。

また、以下、演算回路４０１ａ、−，４０１ｄのそれぞ
れにおいて、レジスタ４１１に変換定数Ａの該当する成
分を入力する動作をステージ■の動作と称し、乗算器４
２１による乗算動作をステージ■の動作と称し、加算器
４３１とレジスタ４３２．４３３による累積加算動作を
ステージ■の動作と称し、この累積加算結果をレジスタ
４４１゜４４２に格納する動作をステージ■の動作と称
する。また、上述したマルチプレクサ４０４が、レジス
タ４４１および４４２のいずれかを選択して出力する動
作をステージ■の動作と称する。

第６図に、この演算処理部３１２による演算処理の流れ
図を示す。

ここで、演算処理部３１２が演算処理を開始する際には
、各演算回路４０１ａ、・・・、４０１ｄのレジスタ４
３２とレジスタ４３３と上述したバ・ンファ２３４との
内容はクリアされている。

まず、変換制御部４０５は、データ要求信号ＲＥＤを出
力して、ＤＣＴ係数りの成分とこの成分に対応する変換
定数Ａの列成分ａを入力する（ステップ５０１）。この
とき、変換制御部４０５は、セレクタ４０３にボート１
の選択を指示し、これに応じて、上述した列成分ａの前
半の４つの変換定数が、各演算回路４０１　ａ、・・・
、４０１ｄに入力される（ステップ５０２）。

次に、各演算回路４０１ａ、・・・、４０１ｄの乗算器
４２１は、対応するレジスタ４１１に保持された４つの
変換定数のそれぞれと、レジスタ４０２に保持されたＤ
ＣＴ係数との乗算を行い、乗算結果を対応するレジスタ
４２２に格納する（ステップ５０３）。

このようにして、ＤＣＴ係数りの第１列のｊ番目の成分
ｄ　ｊｉと、変換定数Ａの第ｊ列の前半部の各成分（Ａ
ｒ　＝　、・・・、Ａ４Ｊ）のそれぞれとの乗算が行わ
れ、上述した式（２）〜式（５）のｊ番目の項の計算が
行われる。

次に、変換制御部４０５は、各演算回路４０１ａ、・・
・、４０１ｄのマルチプレクサ４３４にレジスタ４３２
の選択を指示する。従って、各演算回路４０１ａ、　・
−２４０１ｄの加算器４３１により、レジスタ４２２に
格納された乗算結果と、レジスタ４３２の内容との加算
が行われ、この加算結果がレジスタ４３２に格納される
（ステップ５０４）。

次に、変換制御部４０５は、セレクタ４０３にボート２
の選択を指示し、これに応じて、上述した列成分ａの後
半部の４つの変換定数のそれぞれが、各演算回路４０１
　ａ、・・・、４０］ｄに入力される（ステップ５０５
）。また、各演算回路４０１ａ、・・・、４０１ｄの乗
算器４２１により、上述したステップ５０３と同様にし
て乗算処理が行われる（ステップ５０６）。

このようにして、ＤＣＴ係数りの第１列のｊ番目の成分
ｄ　ｊｉと、変換定数Ａの第ｊ列の後半部の４つの成分
（Ａ　ｓ　＝　、・・・、Ａｓｊ）との乗算が行われ、
上述した式（６）〜式（９）のｊ番目の項の計算が行わ
れる。

また、このとき、変換制御部４０５は、各演算回路４０
１　ａ、・・・、４０１ｄのマルチプレクサ４３４にレ
ジスタ４３３の選択を指示する。これにより、各演算回
路−４ｕｌａ、・・・、４０１ｄの加算器４３１により
、レジスタ４２２の内容と、レジスタ４３３の内容との
加算が行われ、この加算結果がレジスタ４３３に格納さ
れる（ステップ５０７）。

次に、変換制御部４０５は、読出制御部３１３から入力
されたフラグが論理“１“°であるか否かを判定しくス
テップ５０８）、このステップ５０８における肯定判定
の場合は、ステップ５０９に進み、上述したステップ５
０１〜ステツプ５０８を１ブロツクの行数の半分に相当
する回数（４回）だけ繰り返したか否かを判定する。一
方、ステップ５０８における否定判定の場合は、ステッ
プ５１０に進み、上述したステップ５０１〜ステツプ５
０８を１ブロツクの行数に相当する回数（８回）だけ繰
り返したか否かを判定する。

上述したステップ５０９およびステップ５１０における
否定判定の場合は、ステップ５０１に戻り、次のＤＣＴ
係数りの成分およびこの成分に対応する変換定数Ａの列
成分ａを読み込んで、上述した演算処理を繰り返す。

このようにして、上述した式（２）〜式（５）の各項と
式（６）〜式（９）の各項とが交互に算出され、これら
の各項が交互に累積加算される。

一方、上述したステップ５０９とステップ５１０におけ
る肯定判定の場合は、変換制御部４０５は、各演算回路
４０１　ａ、・・・、４０１ｄのレジスタ４３２．４３
３の内容を対応するレジスタ４４、４４２に格納する（
ステップ５１１）。

また、変換制御部４０５は、マルチプレクサ４０４に対
して、まず、各演算回路４０１ａ、・・・４０１ｄのレ
ジスタ４４１の内容の出力を順次に指示し、その後、同
様にしてレジスタ４４２の出力を指示する。これに応じ
て、マルチプレクサ４０４により、まず、上述した式（
２）〜（５）に対応する演算結果が出力され、次いで、
式（６）〜（９）に対応する演算結果が出力される（ス
テップ５１２）。

ここで、フラグが論理“′１°゛である場合は、ＤＣＴ
係数りの該当する列の後半部の成分は全て無効係数であ
る。従って、上述したステップ５０１〜ステツプ５０７
を４回だけ繰り返して実行し、この列の前半部の成分に
ついての演算を行うことにより、ＤＣＴ係数りのこの列
を１次元ＤＣＴ逆変換した結果を得ることができる。

一方、フラグが論理“′０°゛である場合は、上述した
ステップ５０１〜ステツプ５０７を８回繰り返して実行
することにより、式（２）〜式（９）に相当する演算が
行われる。

従って、上述したステップ５０９およびステップ５１０
における肯定判定の場合におけるレジスタ４３２および
レジスタ４３３の内容は、上述した式（２）〜式（９）
のそれぞれの式の値となっており、これらのＤＣＴ係数
りの第１列の１次元逆ＤＣＴ変換結果が、ステップ５１
２において順次に出力される。また、このとき、変換制
御部４０５は、上述した変換結果の出力に同期して、書
込信号ＷＲＴを出力して、書込制御部３１４にバッファ
２３４への書込動作を指示する。

次に、変換制御部４０５は、読出制御部３１３のカウン
タ３３３からの終了信号ＬＥＮＤが論理“１”′となっ
ているか否かを判定する（ステップ５１３）。

このステップ５１３における否定判定の場合に、変換制
御部４０５は、各演算回路４０１ａ、・・・４０１ｄの
レジスタ４３２およびレジスタ４３３に初期値ｒＯＪを
設定しくステップ５１４）、ステップ５０１に戻って、
次の列の変換処理を開始する。一方、ステップ５１３に
おける肯定判定の場合は、１ブロツク分の変換処理が終
了したと判断し、処理を終了する。

ここで、上述したステージ■〜■の動作のそれぞれは、
互いに独立に実行可能である。従って、上述したステッ
プ５０２〜ステツプ５０４の各ステップおよびステップ
５０５〜ステツプ５０７の各ステップとステップ５１１
とステップ５１２とをパイプライン化して制御すること
ができる。

第７図に、第４図に示したＤＣＴ係数りを１次元逆ＤＣ
Ｔ変換する場合について、上述したステージ■〜ステー
ジ■の各動作をパイプライン化して処理する様子を示す
。

第７図において、左端の欄の数字は、パイプラインのス
テップ数を示している。また、記号ＲＯＩはレジスタ４
０１を示し、記号Ｒ１１，・・・、Ｒ１４および記号Ｒ
２１，・・・５　Ｒ２４は、各演算回路４０１ａ、−，
４０１ｄのレジスタ４１１およびレジスタ４２２のそれ
ぞれを示す。また、同様に、記号Ｒ３１，・・・、Ｒ３
４および記号Ｒ３５・・・、Ｒ３８は、レジスタ４３２
およびレジスタ４３３を示し、記号Ｒ４１，・・・、Ｒ
４４および記号Ｒ４５，・・・、Ｒ４８は、レジスタ４
４１およびレジスタ４４２を示す。

第７図のステージ■に対応する欄に示すように、奇数番
号のステップにおいて、ＤＣＴ係数りの各成分が入力さ
れるとともに、各演算回路４０１ａ・・・、４０１ｄの
レジスタ４１１に、変換定数Ａの対応する列成分ａの前
半部の各成分が入力され、偶数番号のステップにおいて
、この列成分ａの後半部の各成分が入力される。

また、第２ステツプ以降は、ステージ■に対応する欄に
示すように、ステージ■の動作と並行して、上述したス
テップ５０３の乗算処理とステップ５０６の乗算処理と
が交互に行われる。

また、第３ステツプ以降は、ステージ■に対応する欄に
示すように、奇数番号のステップにおいては、上述した
ステップ５０４の加算処理が行われ、偶数番号のステッ
プにおいては、上述したステップ５０７の加算処理が、
ステージ■およびステージ■の動作と並行して行われる
。

第１表に示したように、第４図に示したＤＣＴ係数りの
第１列に対応するフラグは論理“０“であるから、上述
したステップ５０１〜ステツプ５０７が１ブロツクの行
数骨繰り返され、第１列の８個の成分が全て入力される
。

この場合は、ＤＣＴ係数りの第１列の８番目の成分ＤＩ
ｌ＋についての乗算処理および加算処理は、ＤＣＴ係数
りの第２列の成分および変換定数Ａの入力と並行して行
われ、第１７ステツプおよび第１８ステツプにおいて、
１次元逆ＤＣＴ変換結果が、各演算回路４０１　ａ、・
・・、４０１ｄのレジスタ４４１およびレジスタ４４２
にセットされる（ステップ５１、第７図ステージ■参照
）。

また、第１８ステンプ〜第２５ステツプにおいて、ステ
ップ５１２における出力処理が行われ、１次元逆ＤＣＴ
変換結果（ｙ、、、・・・、Ｙ、、）が順次に出力され
る（第７図ステージ■参照）。

同様にして、ＤＣＴ係数りの第２列の１次元逆ＤＣＴ変
換処理が行われ、第２５ステツプおよび第２６ステツプ
において、ステージ■の動作が行われ、第２６ステツプ
〜第３３ステツプにおいてステージ■の動作が行われる
。

以下、このようにして算出された変換結果Ｈの行と列と
を転置した転置行列１（ＴＩをバッファ２３４に格納す
る方法について説明する。

第３図に示した読出アドレス生成部３３４によって、列
アドレス保持部３３２から読み出された列アドレスは、
書込制御部３１４のアドレスラ、。

チ３４１によって保持される。また、上述した書込信号
ＷＲＴの入力に応じて、書込アドレス生成部３４２は、
上述したアドレスラッチ３４１に保持された列アドレス
に基づいて、書込アドレスを生成する。

この書込アドレス生成部３４２は、まず、上述した列ア
ドレスをこの列アドレスζこ対応する列番号と等しい番
号の行に対応する行アドレスに変換する。また、書込ア
ドレス生成部３４２は、上述した書込信号ＷＲＴに同期
して各列を指定する列アドレス生成し、この列アドレス
を上述した行アドレスに付加して書込アドレスを生成し
、バッファ２３４に入力する。

従って、演算処理部３１２によって出力されるＤＣＴ係
数りの第１列に対応する変換結果は、バッファ２３４の
第１行に対応する領域に順次に格納される。

このようにして、変換結果Ｈ１の転置行列Ｈ１がバッフ
ァ２３４に格納され、２次元目の直交変換部２３２に渡
される。

第８図に、第４図に示したＤＣＴ係数りに対応する転置
行列ＨＴ１を示す。第８図において、転置行列Ｈ”に含
まれる有効係数を記号りに列番号と行番号とを示す添字
を付けて示したように、転置行列Ｈ”においては、ＤＣ
Ｔ係数りの有効係数を含む列に対応する行のみが、有効
係数を含む行となっている。

２次元目の直交変換部２３２は、第９図に示すように、
第３図に示した１次元目の直交変換部２３１の零検出部
３３１に代えて別の零検出部５３１を存する読出制御部
５１３を備えて構成されている。

この零検出部５３１は、上述したバッファ２３４への変
換結果Ｈ，の各列の入力に並行して零検出を行い、この
変換結果Ｈ１の転置行列１（”の各列について、上述し
た零検出部３３１と同様の検出結果を出力する構成とな
っている。

例えば、変換結果Ｈ１の各列の成分のそれぞれの値が「
０」であるか否かを示すビットマツプを作成し、このビ
ットマツプの論理和を順次に求め、この結果を転置行列
ＨＴ′の各列に有効係数が含まれているか否かを示す検
出結果として出力する。

また、同様にして、変換結果Ｈ３の第５列〜第８列に対
応するビットマツプの論理和を求め、この結果の反転論
理を転置行列Ｈ７１の各列の後半部に有効係数が含まれ
ているか否かを示す検出結果として出力すればよい。こ
の場合は、上述した零検出部３３１と同様に、零検出部
５３１により、前半部と後半部との両方の成分の全てが
無効係数であるときに検出結果“０１”が出力され、後
半部の成分の全てが無効係数であるときに°’１１”が
出力され、他の場合に“’ｉ　ｏ’”が出力される。

例えば、第８図に示した転置行列Ｈ”について、この零
検出部５３１による零検出処理を行った場合は、第２表
に示すように、第１列〜第８列のそれぞれに対応する列
アドレス０１〜Ｃ８と、これらの各列の後半部の全ての
成分が無効係数であることを示ずフラグ“１°゛とが、
列アドレス保持部３３２に保持され、また、カウンタ３
３３の計数値はＦＢ、となる。

第２表 このようにして列アドレス保持部３３２に保持された列
アドレスに基づいて、読出アドレス生成部３３４により
、読出アドレスが生成され、上述した工次元目の直交変
換処理と同様にして、演算処理部３１２により、２次元
目の直交変換処理が行われる。また、上述した１次元目
の直交変換処理と同様にして、書込制御部３１４により
、この演算処理部３１２による演算結果をバッファ２３
５に書き込む動作を制御することにより、このバッファ
２３５に、２次元逆ＤＣＴ変換結果Ｈ２の転置行列（（
Ｔ２が格納され、復元データとして出力される。

上述したように、それぞれ独立に動作する乗算器と加算
器とこれらを接続するレジスタとを備えた演算回路４０
１を４組備えて、１次元逆ＤＣＴ変換処理を行う演算処
理部３１２を構成する。また、零検出部３３１により、
ＤＣＴ係数りの１列の成分の半分を単位として零検出を
行い、この検出結果に基づいて、バッファ２３３および
定数メモリ３１１からの読出動作を制御する。

これにより、１ブロック分のＤＣＴ係数りの中の有効係
数を含む列のみを１列の半分を単位として演算処理部３
１２に入力しで、演算処理部３１２において、ステージ
■〜ステージ■の動作を各ステージの相互間で待ち時間
を生じることなく、効率良くパイプライン化して処理す
ることができる。例えば、第４図に示したＤＣＴ係数り
を１次元逆ＤＣＴ変換した場合に、演算処理部３１２の
パイプライン処理に要するステップの総数は３３となり
、計算量を大幅に削減することができる（第７図参照）
。

このようにして、小規模の直交変換回路を用いて、高速
に直交変換処理を行うことが可能となり、画像データ復
元装置の小型化および復元処理の高速化を図ることがで
きる。

なお、第２図に示したバッファ２３３を２ブロック分の
ＤＣＴ係数りのデータ量に相当する容量とすれば、バッ
ファ２３３に次のブロックのＤＣＴ係数りを入力する動
作と並行して、前に人力したＤＣＴ係数りについての１
次元目の直交変換動作を行うことができ、復元処理に要
する時間を更に短縮することができる。

また、同様に、バッファ２３４を２ブロック分の変換結
果のデータ量に相当する容量とすれば、バッファ２３４
への変換結果の入力動作と２次元目の直交変換処理とを
並行して行うことができ、復元処理に要する時間を更に
短縮することができる。

また、逆ＤＣＴ変換部２３０において、バッファ２３４
に格納された１次元目の変換結果を再び演算処理部３１
２に入力し、１次元目の直交変換処理と２次元目の直交
変換処理とを１つの演算処理部３１２を用いて行う構成
としてもよい。

例えば、第１０図に示すように、第３図に示した１次元
目の直交変換部２３１に、第９図に示した２次元目の直
交変換部２３２の読出制御部５１３を付加し、セレクタ
６０１により、バッファ２３４とバッファ２３３とのい
ずれか一方の出力を演算処理部３１２に入力する構成と
すればよい。

この場合は、セレクタ６０１により、バッファ２３３と
演算処理部３１２とが接続された状態で１次元目の直交
変換処理を行い、この１次元目の直交変換処理の終了後
に、セレクタ６０１を切り換えてバッファ２３４と演算
処理部３１２とを接続する。また、読出制御部５１３に
よって、バッファ２３４および定数メモリ３１１からの
データの読出動作を制御して、変換結果［４”の各成分
と対応する変換定数とを演算処理部３１２に人力して２
次元目の直交変換処理を行い、この２次元目の直交変換
処理の終了後に、次のブロックのＤＣＴ係数の処理を行
う。

このように、１次元目の直交変換処理と２次元目の直交
変換処理とを１つの演算処理部３１２を用いて行う構成
とすることにより、更に、逆ＤＣＴ変換部の回路規模を
縮小することができる。

〔発明の効果〕

上述したように、本発明によれば、ＤＣＴ係数からなる
行列の中から、有効係数を含む部分列を抽出し、これら
の部分列についてのみ直交変換処理を行うことにより、
逆ＤＣＴ変換処理の計算量を削減し、小型の回路によっ
て逆ＤＣＴ変換処理を高速に実行することが可能となり
、画像データ復元装置の小型化を図るとともに、復元処
理に要する時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の逆直交変換回路を用いた画像データ復
元装置の実施例構成図、 第３図は本発明の逆直交変換回路の実施例である逆ＤＣ
Ｔ変換部の１次元目の直交変換部の構成図、 第４図は復元されたＤＣＴ係数りの例を示す図、第５図
は本発明の第１変換手段の実施例である演算処理部の詳
細構成図、 第６図は演算処理を表す流れ図、 第７図はパイプライン処理の説明図、 第８図は変換結果ＨＴ＋の例を示す図、第９図は本発明
の逆直交変換回路の実施例である逆ＤＣＴ変換部の２次
元目の直交変換部の構成図、 第１０図は本発明の逆直交変換回路の別実施例である逆
ＤＣＴ変換部の構成図、 第１１図は画像圧縮装置の構成図、 第１２図はブロックの説明図、 第１３図はＤＣＴ係数りを示す図、 第１４図は量子化マトリクスＶＴＨを示す図、第１５図
は量子化係数Ｉ）ｏｕを示す図、第１６図はジグザグス
キャンの説明図、第１７図は従来の復元装置の構成図で
ある。 図において、 】１１は係数格納手段、 １２０は読出制御手段、 １２１は判定手段、 １２２はアドレス保持手段、 １３１は変換定数格納手段、 １３２は第１変換手段、 １３３は演算手段、 １３４は乗算手段、 １３５は積算手段、 １３６は保持手段、 １３７は演算制御手段、 １４１は変換結果保持手段、 １４２は書込制御手段、 １４３は検出手段、 １４４はアドレス生成手段、 １５１は第２変換手段、 １６１は入力手段、 ２１０．８１１は復号部、 ２１１は復号表、 ２２０．８２１は逆量子化部、 ２２１は量子化マトリクス格納部、 ２３０．８３１は逆ＤＣＴ変換部、 ２３、２３２は直交変換部、 ２３３．２３４．２３５はバッファ、 ３１１は定数メモリ、 ３１２は演算処理部、 ３１３．５１３は読出制御部、 ３１４は書込制御部、 ３３、５３１は零検出部、 ３３２は列アドレス保持部、 ３３３はカウンタ、 ３３４は読出アドレス生成部、 ３４１はアドレスラッチ、 ３４２は書込アドレス生成部、 ４０１は演算回路、 ４０２．４１１，４２２，４３２，４３３゜、４４２は
レジスタ、 ４０３　６０１はセレクタ、 ４０４．４３４はマルチプレクサ、 ４０５は変換制御部、 １はＤＣＴ変換部、 １は線型量子化部、 １は符号化部である。

Claims (1)

1. 【特許請求の範囲】 １）Ｎ×Ｎ画素からなるブロックごとに画像データを２
   次元直交変換した結果を量子化した後に符号化して得ら
   れた入力符号を復号し、逆量子化し、２次元逆直交変換
   して、画像データを復元する復元装置の逆直交変換方法
   において、 前記画像データのブロックの２次元直交変換結果である
   Ｎ行Ｎ列の係数行列の各列をそれぞれ所定の数の成分を
   含む部分列に分割し、 前記部分列の中から、零以外の値を有する有効係数を含
   む部分列を抽出し、 抽出された前記部分列の各成分に対して、１次元直交変
   換に相当する演算を行い、 抽出された前記部分列に対応する演算結果を１次元の逆
   変換結果の対応する列の成分として出力し、 前記１次元の逆変換結果に対して、２次元目の直交変換
   を行って画像データを得る ことを特徴とする逆直交変換方法。 （２）請求項１記載の逆直交変換方法において、各列の
   １次元の逆変換結果を転置行列の対応する行の成分とし
   て出力することを特徴とする逆直交変換方法。 （３）Ｎ×Ｎ画素からなるブロックごとに画像データを
   ２次元直交変換した結果を量子化した後に符号化して得
   られた入力符号を復号し、逆量子化し、２次元逆直交変
   換して、画像データを復元する復元装置の逆直交変換回
   路において、 入力される前記係数行列の各成分をＮ行Ｎ列の行列とし
   て格納する係数格納手段（１１１）と、前記係数格納手
   段（１１１）に入力される前記係数行列の各列を構成す
   る部分列のそれぞれが有効係数を含む有効部分列である
   か否かを判定する判定手段（１２１）と、前記判定手段
   （１２１）によって有効部分列であるとされた部分列に
   対応する前記係数格納手段（１１１）のアドレスを保持
   するアドレス保持手段（１２２）とを有し、このアドレ
   ス保持手段（１２２）に保持されたアドレスに基づいて
   、前記係数格納手段（１１１）に対して有効部分列に含
   まれる各成分の出力を指示する読出制御手段（１２０）
   と、 前記係数行列の各成分に対応する変換定数からなるＮ行
   Ｎ列の定数行列を格納しており、前記係数格納手段（１
   １１）によって出力される係数行列の成分に対応する定
   数行列の列に含まれる変換定数を出力する変換定数格納
   手段（１３１）と、入力される係数行列の成分のそれぞ
   れと前記変換定数格納手段（１３１）から出力される変
   換定数とに対して直交変換に相当する演算を行い、前記
   係数行列の各列に含まれる有効部分列の全てに対応する
   演算が終了したときに、演算結果を該当する列の１次元
   逆変換結果として出力する第１変換手段（１３２）と、 前記第１変換手段（１３２）の出力を保持する変換結果
   保持手段（１４１）と、 前記アドレス保持手段（１２２）に保持されたアドレス
   に応じて、前記係数行列の該当する列に対応する１次元
   逆変換結果の前記変換結果保持手段（１４１）における
   格納場所を指定する書込制御手段（１４２）と、 前記変換結果保持手段（１４１）に保持された１次元逆
   変換結果に基づいて、２次元目の直交変換を行う第２変
   換手段（１５１）と を備えることを特徴とする逆直交変換回路。 （４）請求項３記載の逆直交変換回路において、前記係
   数格納手段（１１１）が、２つの前記ブロックのそれぞ
   れに対応する係数行列を格納する容量を有し、 前記係数格納手段（１１１）への係数行列の入力と並行
   して、前記第１変換手段（１３２）が１次元逆変換動作
   を行う構成とする ことを特徴とする逆直交変換回路。 （５）請求項３記載の逆直交変換回路において、判定手
   段（１２１）は、それぞれＮ／２個の成分から形成され
   る部分列が有効部分列であるか否かを判定する構成とし
   、 前記変換定数格納手段（１３１）は、前記係数行列の各
   成分の出力に応じて、対応する列の前半のＮ／２個の変
   換定数と後半のＮ／２個の変換定数とを交互に出力する
   構成とし、前記第１変換手段（１３２）は、前記変換定
   数格納手段（１３１）から同時に出力されるＮ／２個の
   変換定数のそれぞれに対応するＮ／２個の演算手段（１
   ３３）を備え、 前記Ｎ／２個の演算手段（１３３）のそれぞれは、 入力される係数行列の成分と、この成分に対応して前記
   変換定数格納手段（１３１）から交互に出力される各変
   換定数のそれぞれとの乗算を行う乗算手段（１３４）と
   、 前記乗算手段（１３４）によって交互に得られた乗算結
   果のそれぞれを積算する積算手段（１３５）と、 前記積算手段（１３５）によって得られた各積算結果の
   それぞれを保持する保持手段（１３６）とを有する構成
   とする ことを特徴とする逆直交変換回路。 （６）請求項５記載の逆直交変換回路において、前記第
   １変換手段（１３２）が、前記アドレス保持手段（１２
   ２）に保持された前記係数行列の各列に含まれる有効部
   分列のアドレスに応じて、前記乗算手段（１３４）と前
   記積算手段（１３５）とによる演算処理の実行回数を制
   御する演算制御手段（１３７）を備える ことを特徴とする逆直交変換回路。 （７）請求項３記載の逆直交変換回路において、前記書
   込制御手段（１４２）が、前記第１変換手段（１３２）
   によって得られる演算結果に対応して、前記１次元逆変
   換結果からなる行列を転置した転置行列の該当する行に
   対応する前記変換結果保持手段（１４１）のアドレスを
   生成するアドレス生成手段（１４３）を備える ことを特徴とする逆直交変換回路。 （８）請求項７記載の逆直交変換回路において、前記変
   換結果保持手段（１４１）に入力される前記１次元逆変
   換結果の各成分から零以外の値を有する有効係数を検出
   する検出手段（１４４）と、前記検出手段（１４４）に
   よる検出結果に応じて、前記変換結果保持手段（１４１
   ）に対して、前記１次元逆変換結果の行列の各列の中か
   ら有効係数を含む部分列の出力を指示する出力指示手段
   （１４５）とを備え、 前記第２変換手段（１５１）が、前記変換結果保持手段
   （１４１）から出力された部分列に対して、２次元目の
   直交変換処理を行う構成とすることを特徴とする逆直交
   変換回路。（９）請求項７記載の逆直交変換回路におい
   て、前記第２変換手段（１５１）に代えて、前記変換結
   果保持手段（１４１）に格納された１次元逆変換結果を
   前記第１変換手段（１３２）に入力するとともに、前記
   変換定数格納手段（１３１）に対して対応する変換定数
   の出力を指示する入力手段（１６１）を備えた ことを特徴とする逆直交変換回路。 （１０）　請求項９記載の逆直交変換回路において、前
   記変換結果保持手段（１４１）に入力される前記１次元
   逆変換結果の各成分から零以外の値を有する有効係数を
   検出する検出手段（１４４）と、前記検出手段（１４４
   ）による検出結果に応じて、前記変換結果保持手段（１
   ４１）に対して、前記１次元逆変換結果の行列の各列の
   中から有効係数を含む部分列の出力を指示する出力指示
   手段（１４５）とを備え、 前記入力手段（１６１）が、前記変換結果保持手段（１
   ４１）によって出力された部分列を前記第１変換手段（
   １３２）に入力する構成とすることを特徴とする逆直交
   変換回路。