JPH0447816A - Delay circuit - Google Patents

Abstract

PURPOSE:To prevent a circuit from being complicated and the scale from being enlarged by executing twice a RAM output operation according to the address signal of down-counting. CONSTITUTION:Buffers 105, 106, 110 and 111 respectively control the inputs of serial data to RAM 107, 108, 112 and 113. On the other hand, selectors 109 and 114 control the outputs of serial data from the RAM 107, 108, 112 and 113. A control part 115 inputs a pulse 103 for displaying a data to be shifted from a clock input part for each frame and transmits a control signal and an address signal A to the RAM 107, 108, 112 and 113. A serial data 101 is alternately inputted to the RAM 107 and 108 for each frame by three-state buffers 105 and 106 to be operated by a signal generated at a CTL 115 according to a clock signal 102 and the pulse 103 for displaying the data to be shifted.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に関し、特に多重化されたシリアルデ
ータのフレーム内の任意のとットデータを他のデータに
対して２フレ一ム分遅延させて出力させる遅延回路に関
する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a delay circuit, and particularly to a delay circuit that delays arbitrary dot data in a frame of multiplexed serial data by two frames with respect to other data. The present invention relates to a delay circuit that outputs signals.

〔従来の技術〕[Conventional technology]

第３図は従来の遅延回路の一例を示すブロック図、第４
図は第３図における入出力動作を行っているデータ入出
力用ＲＡＭのアドレスを示す図である。Figure 3 is a block diagram showing an example of a conventional delay circuit;
The figure shows the addresses of the data input/output RAM performing input/output operations in FIG. 3.

第４図において、４０１は入力動作を行っているＲＡＭ
のアドレス、４０２は出力動作を行っているＲＡＭのア
ドレスを示す。なお、Ａの添字のうち左側の数字はＲＡ
Ｍを示し、右側の数字はアドレス信号を示している。す
なわち、例えば時刻ｔｏ〜ｔ２の間ではＲＡＭｒ４Ｊが
アドレス「１」で入力動作を行い、同時にＲＡＭｒ３Ｊ
がアドレス「５」で出力動作を行っている。In FIG. 4, 401 is a RAM that performs input operations.
The address 402 indicates the address of the RAM performing the output operation. Furthermore, the number on the left side of the subscript of A is RA.
M, and the numbers on the right side indicate address signals. That is, for example, between time to and t2, RAMr4J performs an input operation at address "1", and at the same time RAMr3J
is performing an output operation at address "5".

第４図に示すように、入力時はＲＡＭ　ｒ　Ｉ　Ｊのア
ドレス「１」から入力を開始してＲＡＭｒ４Ｊのアドレ
ス「５」まで入力されたあと、再びＲＡＭ「１」のアド
レス「１」へと循環している。また出力時は他のデータ
に対して２フレーム分遅延させるデータを出力する時（
ｔａ〜ｔｌｏ、ｔ１８〜ｔ　２０＋　ｊ　２８〜ｔ３０
＋　ｔ３１８〜ｔ４０）　＋　３フレーム前に入力した
データが出力するようにアドレスを設定し、他のデータ
は１フレーム前に入力したデータが出力するようにアド
レスを設定する。このような設定によって、結果として
任意のビットだけが２フレ一ム分遅延して出力されるこ
とになる。As shown in Figure 4, when inputting, the input starts from address ``1'' of RAMrIJ, and after inputting up to address ``5'' of RAMr4J, it returns to address ``1'' of RAM ``1''. It's circulating. Also, when outputting data that is delayed by two frames relative to other data (
ta~tlo, t18~t 20+ j 28~t30
+ t318 to t40) + Set an address so that the data input three frames ago is output, and for other data, set the address so that the data input one frame ago is output. With such a setting, as a result, only arbitrary bits are output with a delay of two frames.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の多重化されたシリアルデータのフレーム
内の任意ビットの遅延回路では、データ入力時における
ＲＡＭの選択において、４つのＲＡＭから１つのＲＡＭ
を選択するために４つのスリーステートバッファを動作
させる回路とＲＡＭへの書込みを制御する回路とＲＡＭ
ヘアドレス信号を送る回路と４−１セレクタ回路の４つ
の状態を１サイクルとした回路網を構成しなければなら
ない、また第４図によれば１つのサイクルの中で時間ｔ
２〜七８ではＲＡＭｒ４Ｊが動作し、時間先８〜ｔ１ｏ
ではＲＡＭ、ｒ２Ｊが動作し、時間ｔｔｏ〜ｔ１２では
再びＲＡＭｒ４Ｊが動作するというように、動作するＲ
ＡＭの反復動作があるので、回路構成上複雑かつ大規模
になる欠点がある。In the above-mentioned conventional delay circuit for arbitrary bits in a frame of multiplexed serial data, when selecting a RAM at the time of data input, one RAM is selected from four RAMs.
A circuit that operates four three-state buffers to select a circuit, a circuit that controls writing to RAM, and a RAM
A circuit network must be constructed in which one cycle consists of the four states of the circuit that sends the hair address signal and the 4-1 selector circuit. Also, according to FIG.
RAMr4J operates from 2 to 78, and the time ahead 8 to t1o
Then, RAM r2J operates, and RAM r4J operates again from time tto to t12.
Since there is a repetitive operation of AM, there is a drawback that the circuit configuration is complicated and large-scale.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の遅延回路は、スリーステートバッファと、デー
タ入出力用のＲＡＭと、セレクタと、前記ＲＡＭにアド
レス信号を与えるとともに前記スリーステートバッファ
、ＲＡＭ、セレクタの動作の制御を行う制御部とを備え
、この制御部で発生する前記ＲＡＭへのアドレスカウン
タはこのＲＡＭへの入力時にはアップカウント信号を発
生し、前記ＲＡＭからの出力時にはダウンカウント信号
を発生することを特徴とする。The delay circuit of the present invention includes a three-state buffer, a RAM for data input/output, a selector, and a control section that applies an address signal to the RAM and controls operations of the three-state buffer, RAM, and selector. The address counter for the RAM generated by this control section is characterized in that it generates an up-count signal when inputting to the RAM, and generates a down-counting signal when outputting from the RAM.

〔実施例〕〔Example〕

次に、本発明について第１図、第２図を参照して説明す
る。Next, the present invention will be explained with reference to FIGS. 1 and 2.

第１図は本発明の遅延回路の一実施例を示すブロック図
である。FIG. 1 is a block diagram showing one embodiment of the delay circuit of the present invention.

スリーステートバッファ１０５，１０６，１１０．１１
１はそれぞれシリアルデータ入出力用ＲＡＭ　（以下Ｒ
ＡＭ）１０７，１０８，１１２゜１１３へのシリアルデ
ータ入力の制御を行う。また、セレクタ（以下５ＥＬ）
１０９，１１４はＲＡＭ１０７，１０８，１１２，１１
３からのシリアルデータ出力の制御を行う。制御部（以
下ＣＴＬ）１１５はクロック入力部からのクロック信号
１０２とシフトさせるデータを示す被シフトデータ表示
パルス１０３をフレームごとに入力し、上記の各素子の
動作を制御する制御信号及びＲＡＭ１０７，１０８，１
１２，１１３に対してはアドレス信号Ａを送る。第２図
は第１図におけるタイムチャートである。シリアルデー
タ入力部から入力されるシリアルデータ１０１は多重化
されて入力される。なお第２図において、Ｄの添字のう
ち左側の数字はフレームナンバー、右側の数字はチャネ
ルナンバーを表す、すなわちこの図では、５つの信号源
からの信号を多重化したシリアルデータに対する動作を
例示している。シリアルデータ１０１はクロック信号１
０２と被シフトデータ表示パルス１０３とからＣＴＬ１
１５で発生する信号によって動作するスリーステートバ
ッファ１０５，１０６でフレームごとにＲＡＭ１０７゜
１０８へ交互に入力される。Three-state buffer 105, 106, 110.11
1 is a serial data input/output RAM (hereinafter referred to as R
AM) Controls serial data input to 107, 108, 112° and 113. In addition, the selector (hereinafter referred to as 5EL)
109, 114 are RAM 107, 108, 112, 11
Controls serial data output from 3. A control unit (hereinafter referred to as CTL) 115 receives a clock signal 102 from a clock input unit and a shifted data display pulse 103 indicating data to be shifted for each frame, and inputs a control signal for controlling the operation of each of the above elements and RAMs 107 and 108. ,1
Address signal A is sent to 12 and 113. FIG. 2 is a time chart in FIG. 1. Serial data 101 input from the serial data input section is multiplexed and input. In Figure 2, the number on the left side of the subscript D represents the frame number, and the number on the right side represents the channel number.In other words, this figure illustrates the operation for serial data that is multiplexed signals from five signal sources. ing. Serial data 101 is clock signal 1
02 and shifted data display pulse 103 to CTL1
Three-state buffers 105 and 106 operate according to signals generated at 15, and the signals are alternately input to RAMs 107 and 108 for each frame.

ＲＡＭ　１０７へ入力されるデータは時間軸上で、・・
・ｔ６〜ｔ１６１ｔ２６〜ｔ３６．・・・の間に入力さ
れる。ＲＡＭ１０８へ入力されるデータは時間軸上で、
・・・、ｔ１６〜ｔ２６．・・・の間に入力される。出
力はそれぞれ上記以外の時間に行われる。シリアルデー
タ入出力用のＲＡＭへの入出力時の制御部から送られる
アドレス信号は、入力時はアップカウントによるアドレ
ス信号で入力され、出力時はダウンカウントによるアド
レス信号で出力される。このため５ＥＬ１０９で集線さ
れたときのシリアルデータは、シリアルデータ１０１と
同じ様式で表記すると２０４のようになる。すなわち、
５ＥＬ１０９の出力は入力データに対して、・・・Ｄ１
４〜Ｄ２３・Ｄ２４〜Ｄ３Ｓ＋　Ｄ　Ｓ４〜Ｄ４３・Ｄ
４４〜Ｄ　５１＋　Ｄ　５４〜Ｄ６３．・・・の順序を
逆にして出力した形になる。同様のことをＲＡＭ１１２
，１１３でも行わせる。すなわち、５ＥＬ１０９の出力
に対し、”’　＋　Ｄ　０４〜Ｄ１５　、Ｄ１４〜Ｄ２
５　ｒ　Ｄ２４〜Ｄ３５　。The data input to the RAM 107 is on the time axis...
・t6~t161t26~t36. It is input between... The data input to the RAM 108 is on the time axis,
..., t16-t26. It is input between... Each output is performed at a time other than the above. The address signal sent from the control unit during input/output to the RAM for serial data input/output is input as an address signal by up-counting when inputting, and is output as an address signal by down-counting when outputting. Therefore, the serial data when the lines are concentrated by the 5EL 109 is expressed as 204 in the same format as the serial data 101. That is,
The output of 5EL109 is...D1 with respect to the input data.
4~D23・D24~D3S+ D S4~D43・D
44~D 51+ D 54~D63. ...is output in reverse order. Same thing with RAM112
, 113 as well. That is, for the output of 5EL109, "' + D04~D15, D14~D2
5 r D24-D35.

Ｄ３４〜Ｄ　４５＋　Ｄ　４４〜Ｄ６１．・・・の順序
を逆にして出力した形になる。その出力は信号１０４に
あるように、元のシリアルデータに対しチャネル「４」
の信号だけが他のチャネルの信号に対して２フレ一ム分
だけ遅れて出力されるという結果を得る。D34~D45+ D44~D61. ...is output in reverse order. Its output is channel "4" for the original serial data, as in signal 104.
The result is that only the signal of 1 is outputted with a delay of 2 frames with respect to the signals of other channels.

なお第２図において時間軸は信号１０１，１０２及び１
０３に対しては適用されるが、信号２０４及び２０５に
対しては適用されない、この時間軸を信号２０４及び１
０４に対しても適用させるためには、信号２０４及び１
０４を２フレ一ム分右へずらさなくてはならないが、便
宜上、データの並べ換えを明示するように表記している
。Note that in FIG. 2, the time axis corresponds to signals 101, 102 and 1.
03, but not signals 204 and 205.
In order to apply it to 04 as well, the signals 204 and 1
04 must be shifted to the right by two frames, but for convenience, this is written to clearly indicate the rearrangement of the data.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、ダウンカウントのアドレ
ス信号によるＲＡＭ出力動作を２回行うことによってフ
レーム内の任意ビットを２フレ一ム分遅延させる回路の
実現を可能にし、また４つのＲＡＭを使用することによ
って起こる４つの状態（スリーステートバッファを動作
させる回路。As explained above, the present invention makes it possible to realize a circuit that delays an arbitrary bit in a frame by two frames by performing the RAM output operation twice using a down-count address signal, and also uses four RAMs. There are four states caused by (a circuit that operates a three-state buffer).

ＲＡＭへの書込みを制御する回路、ＲＡＭヘアドレス信
号を送る回路、４−１セレクタ回路の状態）を１サイク
ルとした回路網の使用を回避することにより、回路の複
雑化、大規模化を回避できる効果がある。By avoiding the use of a circuit network in which one cycle consists of a circuit that controls writing to RAM, a circuit that sends an address signal to RAM, and the state of the 4-1 selector circuit, the complexity and scale of the circuit can be avoided. There is an effect that can be done.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の遅延回路の一実施例を示すブロック図
、第２図は第１図におけるタイムチャート、第３図は従
来の遅延回路の一例を示すブロック図、第４図は第３図
における入出力動作を行っているデータ入出力用ＲＡＭ
のアドレスを示す図である。 １０１・・・シリアルデータ、１０２・・・クロック信
号、１０３・・・被シフトデータ表示パルス、１０４・
・・シリアルデータ出力部、１０５，１０６，１１０．
１１１，３０５〜３０８・・・スリーステートバッファ
、１０７，１０８，１１２，１１３゜３０９〜３１２・
・・シリアルデータ入出力用ＲＡＭ（ＲＡＭ）、１０９
，１１４．３１３〜３１５・・・セレクタ （ＳＥ ６・・・制御部 （ＣＴＬ）FIG. 1 is a block diagram showing one embodiment of the delay circuit of the present invention, FIG. 2 is a time chart in FIG. 1, FIG. 3 is a block diagram showing an example of a conventional delay circuit, and FIG. Data input/output RAM performing input/output operations in the figure
FIG. 101... Serial data, 102... Clock signal, 103... Shifted data display pulse, 104...
...Serial data output section, 105, 106, 110.
111, 305-308... Three-state buffer, 107, 108, 112, 113° 309-312.
...RAM for serial data input/output (RAM), 109
, 114.313-315... Selector (SE 6... Control unit (CTL)

Claims (1)

【特許請求の範囲】[Claims] スリーステートバッファと、データ入出力用のＲＡＭと
、セレクタと、前記ＲＡＭにアドレス信号を与えるとと
もに前記スリーステートバッファ、ＲＡＭ、セレクタの
動作の制御を行う制御部とを備え、この制御部で発生す
る前記ＲＡＭへのアドレスカウンタはこのＲＡＭへの入
力時にはアップカウント信号を発生し、前記ＲＡＭから
の出力時にはダウンカウント信号を発生することを特徴
とする遅延回路。The controller includes a three-state buffer, a RAM for data input/output, a selector, and a control section that provides an address signal to the RAM and controls the operations of the three-state buffer, RAM, and selector. A delay circuit characterized in that the address counter for the RAM generates an up-count signal when inputting to the RAM, and generates a down-counting signal when outputting from the RAM.