JP3056621B2 - Memory circuit and storage control device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、メモリ回路および記憶
制御技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory circuit and a storage control technique.

【０００２】[0002]

【従来の技術】たとえば、情報処理技術の分野では、デ
ータ転送経路中に介在されるバッファや、所望の演算処
理中に過渡的にデータを格納するバッファ等を半導体素
子からなるメモリ回路によって構築することが知られて
おり、このような用途のメモリ回路の速度は、データ転
送速度や演算処理速度を左右する重要な要因となる。2. Description of the Related Art In the field of information processing technology, for example, a buffer interposed in a data transfer path or a buffer for transiently storing data during a desired arithmetic processing is constructed by a memory circuit composed of semiconductor elements. It is known that the speed of a memory circuit for such an application is an important factor that affects the data transfer speed and the arithmetic processing speed.

【０００３】従来のメモリ回路における高速化技術とし
ては、たとえば、特開平２−６２７８１号公報に開示さ
れているように、アドレスの最下位ビットの値“０”，
“１”によって入力状態と保持状態を交互に行う２組の
アドレスラッチ回路と対応する２組のメモリを設けたも
のが知られている。As a high-speed technology in a conventional memory circuit, for example, as disclosed in Japanese Patent Application Laid-Open No. 2-62781, the value of the least significant bit "0",
It is known that two sets of address latch circuits for alternately performing an input state and a holding state by "1" and two sets of memories corresponding to the two sets are provided.

【０００４】[0004]

【発明が解決しようとする課題】前述の従来技術では、
連続アクセスを二つに分けるだけで、最も時間の掛か
る、アドレスが確定してからメモリ内のデータ出力まで
の時間の短縮は行われていない。また、メモリの容量も
二倍となる。In the above-mentioned prior art,
Just dividing the continuous access into two does not take the longest time, and does not reduce the time from the determination of the address to the output of data in the memory. Also, the memory capacity is doubled.

【０００５】このため、例えば、メモリアクセスを頻繁
に行わなければならない演算処理装置がある場合、演算
処理速度は、メモリのデータ出力時間に大きく左右され
て処理能率低下の原因となってしまう。さらに、メモリ
素子の容量や実装スペースも二倍必要となり、メモリ回
路が組み込まれるシステムの設計上の制約等も大きくな
る。[0005] For this reason, for example, when there is an arithmetic processing unit that requires frequent memory access, the arithmetic processing speed is greatly affected by the data output time of the memory, and causes a reduction in processing efficiency. Further, the capacity and the mounting space of the memory element are doubled, and the design restrictions of the system in which the memory circuit is incorporated are increased.

【０００６】本発明の目的は、リードアドレスが常にシ
フトして切り替わる場合において、メモリの実装面積を
増加させることなく、アドレスが確定してからメモリ内
のデータ出力までの時間を短縮することが可能なメモリ
回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to reduce the time from the determination of an address to the output of data in the memory without increasing the mounting area of the memory when the read address is constantly shifted and switched. To provide a simple memory circuit.

【０００７】本発明の他の目的は、メモリに対するアク
セス頻度の高い演算処理の所要時間を減少させることが
可能なメモリ回路を提供することにある。Another object of the present invention is to provide a memory circuit capable of reducing the time required for arithmetic processing with high access frequency to a memory.

【０００８】本発明のさらに他の目的は、転送データの
データ圧縮復元処理の所要時間の短縮により、データ転
送速度を向上させることが可能な記憶制御装置を提供す
ることにある。It is still another object of the present invention to provide a storage control device capable of improving the data transfer speed by shortening the time required for data compression / decompression processing of transfer data.

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１０】[0010]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１１】本発明のメモリ回路は、常にシフトして切
り替わるリードアドレスが入力されるリードアドレスレ
ジスタと、このリードアドレスレジスタに並列に接続さ
れ、所望のメモリ容量を二分して構成された第１および
第２のメモリと、リードアドレスレジスタに設定された
リードアドレスの最下位ビットの値によって第１または
第２のメモリの出力データを選択して出力する第１のセ
レクタとを含むものである。A memory circuit according to the present invention comprises a read address register to which a read address which is always shifted and switched is inputted, and a first and a second memory which are connected in parallel to the read address register and which divide a desired memory capacity into two. It includes a second memory and a first selector that selects and outputs output data of the first or second memory according to the value of the least significant bit of the read address set in the read address register.

【００１２】また、本発明のメモリ回路は、常にシフト
して切り替わるリードアドレスが入力されるリードアド
レスレジスタと、ライトアドレスが入力されるライトア
ドレスレジスタと、ライトデータを保持するライトデー
タレジスタと、ライトアドレスレジスタおよびライトデ
ータレジスタおよびリードアドレスレジスタに並列に接
続され、所望のメモリ容量を二分して構成された第１お
よび第２のメモリと、リードアドレスレジスタに設定さ
れたリードアドレスの最下位ビットの値によって第１ま
たは第２のメモリの出力データを選択して出力する第１
のセレクタと、ライトアドレスレジスタに入力されたラ
イトアドレスの最下位ビットの値によって、第１および
第２のメモリのいずれにライトイネーブル信号を入力す
るかを切り替える第２のセレクタとを含むものである。Further, the memory circuit of the present invention includes a read address register to which a read address which is always shifted and switched is input, a write address register to which a write address is input, a write data register to hold write data, and a write data register. First and second memories connected in parallel to an address register, a write data register, and a read address register and configured by dividing a desired memory capacity into two, and a least significant bit of a read address set in the read address register; A first method for selecting and outputting output data of the first or second memory according to a value
And a second selector for switching which of the first and second memories receives the write enable signal in accordance with the value of the least significant bit of the write address input to the write address register.

【００１３】また、本発明は、チャネルと記憶装置との
間に介在して両者間における情報の授受を制御する記憶
制御装置において、上記メモリ回路を用いて構築され、
チャネルから記憶装置に書き込まれる情報の圧縮操作お
よび記憶装置からチャネルへと読み出される情報の復元
操作を行うデータ圧縮復元処理部を備えたものである。[0013] The present invention also provides a storage control device interposed between a channel and a storage device for controlling transmission and reception of information between the two, constructed using the memory circuit,
The data compression / decompression processing unit performs a compression operation of information written from the channel to the storage device and a decompression operation of information read from the storage device to the channel.

【００１４】[0014]

【作用】上記した本発明のメモリ回路によれば、例えば
リードアドレスが常にシフトして切り替わる場合におい
て、前段（つまりシフトする１回前）に確定したアドレ
スによるリードデータは、２組の第１および第２のメモ
リから出力され、そのデータを現段階のアドレスが確定
する時点で、アドレスの最下位ビットの値により、選択
する。アドレスがシフト動作することから、前段のアド
レスから現段階に対し二つのアドレスに絞り込むことが
できるので、メモリの先読みを行うことができ、現段階
では、必要なデータを選択するのみで、メモリの読出し
動作は完了する。これにより、最も時間の掛かるメモリ
からデータが出力されるまでの時間を全く無視すること
ができ、大幅な時間短縮ができる。また、第１および第
２のメモリは、各々アドレスの最下位ビットにより振り
分けてデータのアクセスを行う為、元々必要だったメモ
リ容量を二つに分けるだけであり、たとえば、第１およ
び第２のメモリを構成する半導体集積回路内の実装面積
等が増加することもない。According to the memory circuit of the present invention described above, for example, in the case where the read address is always shifted and switched, the read data based on the address determined at the previous stage (that is, one time before the shift) is divided into two sets of the first and second sets. The data is output from the second memory, and the data is selected based on the value of the least significant bit of the address when the current address is determined. Since the address is shifted, it is possible to narrow down the address from the previous stage to two addresses with respect to the current stage, so that the memory can be pre-read, and at this stage, only the necessary data is selected, and the memory is read. The read operation is completed. As a result, the time required to output data from the memory, which takes the longest time, can be completely ignored, and the time can be greatly reduced. In addition, since the first and second memories access data by assigning the least significant bit to each address, the first and second memories only divide the originally required memory capacity into two. There is no increase in the mounting area or the like in the semiconductor integrated circuit constituting the memory.

【００１５】また、本発明のメモリ回路の技術が適用さ
れるデータ演算処理装置によれば、処理対象データをシ
フトして取り込むことにより生成されたリードアドレス
で第１および第２のメモリにアクセスし、リードデータ
を演算部とアップデート回路に送り込む。演算部とアッ
プデート回路は、リードデータを受け取った時点から動
作を開始する。この過程で、第１および第２のメモリの
現在必要なデータは、前段のアドレス入力で確定してお
り、選択して出力するのみであるため、リードデータ出
力時間が短縮され、演算部とアップデート回路は、動作
開始を早めることができ、次の処理対象データの取込み
も前倒しができることから、演算処理の所要時間が短縮
される。Further, according to the data processing device to which the technology of the memory circuit of the present invention is applied, the first and second memories are accessed with the read address generated by shifting and taking in the data to be processed. Then, the read data is sent to the operation unit and the update circuit. The operation unit and the update circuit start operating when the read data is received. In this process, the currently required data in the first and second memories is determined by the previous address input and is only selected and output. Therefore, the read data output time is reduced, and the operation unit and the update unit are updated. The circuit can have its operation started earlier and the next data to be processed can be taken forward, so that the time required for the arithmetic processing is reduced.

【００１６】また、本発明の記憶制御装置によれば、た
とえばチャネル側から転送されたデータは、チャネルイ
ンターフェイスとチャネル側バッファを介してデータ圧
縮復元処理部においてデータ圧縮され、その圧縮後デー
タは、復元確認されてスピードマッチングバッファと記
憶装置側バッファ、チャネルインターフェイスを介して
データバッファに転送される。データバッファは、圧縮
後データを取り込むと、データ転送制御を開始する。こ
の過程で、前述のようにメモリアクセスを伴う圧縮処理
が高速化されるので、圧縮処理時間が短縮され、データ
バッファは、転送制御開始を早めることができ、記憶制
御装置のデータ転送速度の向上が実現する。Further, according to the storage control device of the present invention, for example, data transferred from the channel side is compressed in the data compression / decompression processing section via the channel interface and the channel side buffer, and the compressed data is After restoration is confirmed, the data is transferred to the data buffer via the speed matching buffer, the buffer on the storage device side, and the channel interface. When the data buffer takes in the data after compression, the data buffer starts data transfer control. In this process, since the compression processing involving memory access is accelerated as described above, the compression processing time is shortened, the data buffer can start transfer control earlier, and the data transfer speed of the storage controller can be improved. Is realized.

【００１７】[0017]

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００１８】（実施例１）図１は、本発明の一実施例で
あるメモリ回路の構成の一例を示す概念図である。Embodiment 1 FIG. 1 is a conceptual diagram showing an example of the configuration of a memory circuit according to an embodiment of the present invention.

【００１９】同図において、１は、メモリのリードアド
レスを格納し、メモリのデータ読出し時にリードアドレ
スを出力するリードアドレスレジスタである。In FIG. 1, reference numeral 1 denotes a read address register that stores a read address of a memory and outputs the read address when reading data from the memory.

【００２０】２，３は、アドレスの最下位ビットが
“０”と“１”とに別々にデータが書き込まれているメ
モリである。Reference numerals 2 and 3 denote memories in which data are separately written in the least significant bit of the address "0" and "1".

【００２１】４は、メモリ２，メモリ３の出力データを
選択するセレクタである。Reference numeral 4 denotes a selector for selecting output data from the memories 2 and 3.

【００２２】以下、本実施例の作用の一例を説明する。Hereinafter, an example of the operation of the present embodiment will be described.

【００２３】リードアドレスが常にシフトして切り替わ
る場合において、Ｎ回目にシフトしたリードアドレスの
データを出力する時の動作について説明する。An operation for outputting data of the N-th shifted read address when the read address is constantly shifted and switched will be described.

【００２４】まず、リードアドレスレジスタ１が、Ｎ−
１回目のシフトしたリードアドレスｍ＋１ビットの内、
最上位ビットを除いたｍビットをメモリ２，３に入力す
る。First, the read address register 1 stores N-
Of the first shifted read address m + 1 bits,
The m bits excluding the most significant bit are input to the memories 2 and 3.

【００２５】リードアドレスを入力されたメモリ２，メ
モリ３は、リードデータを出力する。The memories 2 and 3 to which the read address has been input output read data.

【００２６】次に、リードアドレスレジスタ１は、Ｎ回
目のシフト後のリードアドレスを出力する。Next, the read address register 1 outputs the read address after the Nth shift.

【００２７】そのリードアドレスの最下位ビットの値に
より、セレクタ４がメモリ２，３のどちらかのリードデ
ータを選択する。これにより、Ｎ回目のリードデータが
確定する。また、Ｎ回目のリードアドレスは、Ｎ＋１回
目のリードデータの先読み実施のため、メモリ２，３に
入力される。以上の動作を繰り返す。According to the value of the least significant bit of the read address, the selector 4 selects one of the memories 2 and 3 to read. Thus, the Nth read data is determined. Further, the N-th read address is input to the memories 2 and 3 for performing the pre-read of the (N + 1) -th read data. The above operation is repeated.

【００２８】次に、図５のタイミングチャートを用いて
さらに詳細に説明する。Next, a more detailed description will be given with reference to the timing chart of FIG.

【００２９】通常のメモリは、リードアドレスが確定し
てから、リードデータを出力するまでの遅れ時間を持っ
ている。この遅れ時間は、本実施例のメモリ回路では次
のように解消される。A normal memory has a delay time from when a read address is determined to when read data is output. This delay time is eliminated as follows in the memory circuit of the present embodiment.

【００３０】まず、Ｎ−１回目に確定したリードアドレ
ス“０１００”から下位３ビットのアドレス“１００”
をメモリ２，３に入力して各々データを出力させる。メ
モリ２，３には、アドレスの、最下位ビットが“０”と
“１”とに別々に分けてデータを格納しているため、メ
モリ２には、アドレス“１０００”のリードデータが出
力され、メモリ３から、アドレス“１００１”のリード
データが出力される。First, from the read address "0100" determined at the (N-1) -th time, the address "100" of the lower 3 bits is read.
To the memories 2 and 3 to output data. Since the least significant bits of the address are separately stored in the memories 2 and 3 as “0” and “1”, the read data of the address “1000” is output to the memory 2. , The read data at the address “1001” is output from the memory 3.

【００３１】Ｎ回目のリードアドレス“１００１”が確
定した場合、最下位ビットが“１”であるため、メモリ
３のデータが選択される。かなりの時間を要するメモリ
出力を前段（Ｎ−１回目）で完了させているため、現段
階（Ｎ回目）、言い換えれば、リードデータの必要な時
に、セレクタ４のわずかな出力時間で全ての動作を完了
することができる。When the N-th read address "1001" is determined, the least significant bit is "1", so that the data in the memory 3 is selected. Since the memory output, which requires a considerable amount of time, is completed in the previous stage (the (N-1) th), all operations are performed in the current stage (the Nth), in other words, when read data is required, with a short output time of the selector 4. Can be completed.

【００３２】このように、本実施例のメモリ回路によれ
ば、メモリアクセスにおけるアドレス入力からデータ出
力までの遅延時間が実質的に解消され、高速なメモリア
クセスを実現できる。さらに、個々のメモリ２およびメ
モリ３の容量は、リードアドレスレジスタ１に与えられ
るｍ＋１ビットのうちのｍビット分となり、ｍ＋１ビッ
トのアドレス幅に対応した容量の１／２となるので、メ
モリ容量や実装面積等が増加することもない。As described above, according to the memory circuit of this embodiment, the delay time from address input to data output in memory access is substantially eliminated, and high-speed memory access can be realized. Furthermore, the capacity of each of the memories 2 and 3 is m bits of the m + 1 bits given to the read address register 1, and is の of the capacity corresponding to the address width of m + 1 bits. The mounting area does not increase.

【００３３】（実施例２）図２は、本発明の他の実施例
であるメモリ回路の構成の一例を示す概念図である。Embodiment 2 FIG. 2 is a conceptual diagram showing an example of the configuration of a memory circuit according to another embodiment of the present invention.

【００３４】この実施例２の場合には、前記実施例１の
メモリ回路に、書込み機能を付加したところが、実施例
１の場合と異なる。The second embodiment differs from the first embodiment in that a write function is added to the memory circuit of the first embodiment.

【００３５】本実施例のメモリ回路では、上述のような
構成に加えて、以下のような構成を備えている。The memory circuit of this embodiment has the following configuration in addition to the above configuration.

【００３６】すなわち、図２において、５は、メモリ
２，３のライトアドレスを格納し、メモリ２，３のデー
タ書込み時にライトアドレスを出力するライトアドレス
レジスタである。That is, in FIG. 2, reference numeral 5 denotes a write address register which stores the write addresses of the memories 2 and 3 and outputs the write addresses when writing data to the memories 2 and 3.

【００３７】６は、ライトデータを格納し、メモリ２，
３のデータ書込み時にライトデータを出力するデータレ
ジスタである。Reference numeral 6 denotes a memory for storing write data.
3 is a data register that outputs write data when writing data.

【００３８】７は、メモリ２，３を書込み状態にするラ
イトイネーブル信号である。Reference numeral 7 denotes a write enable signal for putting the memories 2 and 3 into a write state.

【００３９】８は、ライトイネーブル信号７の出力先を
メモリ２または３の何れにするかを選択するセレクタで
ある。Reference numeral 8 denotes a selector for selecting whether to output the write enable signal 7 to the memory 2 or 3.

【００４０】以下、本実施例の作用の一例を説明する。Hereinafter, an example of the operation of the present embodiment will be described.

【００４１】まず、ライトアドレスレジスタ５から、ラ
イトアドレスが出力されると、ライトアドレスの最下位
ビットのみセレクタ８に入力され、他のビットはメモリ
２，３に入力される。また、データレジスタ６からライ
トデータも出力させる。次に、セレクタ８は、ライトイ
ネーブル信号７を入力し、ライトアドレスの最下位ビッ
トの値により、メモリ２あるいはメモリ３にライトイネ
ーブル信号７を出力する。ライトイネーブル信号７を受
けたメモリ２または３は、データレジスタ６からライト
データを格納する。First, when a write address is output from the write address register 5, only the least significant bit of the write address is input to the selector 8, and the other bits are input to the memories 2 and 3. The data register 6 also outputs write data. Next, the selector 8 inputs the write enable signal 7 and outputs the write enable signal 7 to the memory 2 or the memory 3 according to the value of the least significant bit of the write address. The memory 2 or 3 receiving the write enable signal 7 stores the write data from the data register 6.

【００４２】このようなメモリ２，３に対する書込み操
作によって上述の実施例１に例示した先読み動作が可能
となる。By such a write operation on the memories 2 and 3, the prefetch operation exemplified in the first embodiment can be performed.

【００４３】（実施例３） 図３は、本発明の一実施例であるメモリ回路の技術を使
用したデータ演算処理装置の構成の一例を示す概念図で
ある。(Embodiment 3) FIG. 3 is a conceptual diagram showing an example of a configuration of a data operation processing device using a memory circuit technique according to an embodiment of the present invention.

【００４４】本実施例では、データ演算処理装置の一例
として、データ圧縮処理装置に適用した場合を例にとっ
て説明する。In this embodiment, a case where the present invention is applied to a data compression processing device will be described as an example of a data operation processing device.

【００４５】図３において、１００は、圧縮対象データ
を格納し、リードアドレスレジスタ１０１にアドレスと
して出力するレジスタである。In FIG. 3, reference numeral 100 denotes a register for storing data to be compressed and outputting the data to the read address register 101 as an address.

【００４６】１０１は、レジスタ１００のデータを入力
し、２組のメモリ１０２，メモリ１０３に出力するリー
ドアドレスレジスタである。Reference numeral 101 denotes a read address register that inputs data of the register 100 and outputs the data to two sets of memories 102 and 103.

【００４７】１０４は、メモリ１０２，メモリ１０３の
出力データを選択するセレクタである。Reference numeral 104 denotes a selector for selecting output data from the memories 102 and 103.

【００４８】１０５は、セレクタ１０４によって選択し
たデータを保持し、演算部１１１とアップデート回路１
０６に出力するリードデータレジスタである。105 holds the data selected by the selector 104, and stores the arithmetic unit 111 and the update circuit 1
06 is a read data register to be output.

【００４９】１０６は、リードデータレジスタ１０５の
データを更新するアップデート回路である。An update circuit 106 updates the data in the read data register 105.

【００５０】１０７は、アップデート回路１０６によっ
て生成されたデータを保持し、メモリ１０２，１０３に
出力するライトデータレジスタである。A write data register 107 holds the data generated by the update circuit 106 and outputs the data to the memories 102 and 103.

【００５１】１０８は、リードアドレスレジスタ１０１
のデータを保持し、メモリ１０２，メモリ１０３のライ
トアドレスを出力するライトアドレスレジスタである。Reference numeral 108 denotes the read address register 101
Is a write address register which holds the data of the memory 102 and outputs the write addresses of the memories 102 and 103.

【００５２】１０９は、メモリ１０２，１０３を書込み
状態にするライトイネーブル信号である。Reference numeral 109 denotes a write enable signal for putting the memories 102 and 103 into a write state.

【００５３】１１０は、ライトイネーブル信号１０９の
出力先をメモリ１０２またはメモリ１０３のいずれにす
るかを、ライトアドレスの最下位ビットの値により選択
するセレクタである。Reference numeral 110 denotes a selector for selecting whether to output the write enable signal 109 to the memory 102 or the memory 103 based on the value of the least significant bit of the write address.

【００５４】１１１は、リードデータレジスタ１０５の
データを取り込んで演算処理する演算部である。Reference numeral 111 denotes an operation unit which fetches data from the read data register 105 and performs an operation process.

【００５５】１１２は、演算部１１１の演算結果を保持
するレジスタである。Reference numeral 112 denotes a register for holding the operation result of the operation unit 111.

【００５６】以下、本実施例の作用の一例を説明する。Hereinafter, an example of the operation of the present embodiment will be described.

【００５７】リードアドレスレジスタ１０１は、レジス
タ１００のデータを入力してシフト動作を行いリードア
ドレスを更新する。The read address register 101 inputs the data of the register 100 and performs a shift operation to update the read address.

【００５８】まず、Ｎ回目にシフトしたリードアドレス
のデータを出力するときの動作について説明する。リー
ドアドレスレジスタ１０１は、Ｎ−１回目のシフトした
リードアドレスｍ＋１ビットの内、最上位ビットを除い
たｍビットをメモリ１０２，１０３に入力する。リード
アドレスを入力されたメモリ１０２，１０３は、リード
データを出力する。First, the operation for outputting the data of the read address shifted Nth time will be described. The read address register 101 inputs, to the memories 102 and 103, m bits excluding the most significant bit among the (m + 1) th read address of the (N-1) th shifted address. The memories 102 and 103 to which the read address has been input output read data.

【００５９】次に、リードアドレスレジスタ１０１は、
Ｎ回目のシフト後のリードアドレスを出力する。そのリ
ードアドレスの最下位ビットの値により、セレクタ１０
４がメモリ１０２，１０３のどちらかのリードデータを
選択する。これにより、Ｎ回目のリードデータが確定す
る。また、Ｎ回目のリードアドレスは、Ｎ＋１回目のリ
ードデータの先読み実施のため、メモリ１０２，１０３
に入力される。以上の動作を繰り返す。Next, the read address register 101
The read address after the Nth shift is output. According to the value of the least significant bit of the read address, the selector 10
4 selects the read data of one of the memories 102 and 103. Thus, the Nth read data is determined. The N-th read address is used for pre-reading of the (N + 1) -th read data, so that the memories 102 and 103 are used.
Is input to The above operation is repeated.

【００６０】次に、リードデータレジスタ１０５は、セ
レクタ１０４によって選択したデータを保持し、演算部
１１１とアップデート回路１０６に出力する。演算部１
１１は、リードデータレジスタ１０５のデータを入力し
て得た演算結果を、レジスタ１１２に出力する。また、
アップデート回路１０６では、データを更新して、ライ
トデータレジスタ１０７に出力する。Next, the read data register 105 holds the data selected by the selector 104 and outputs the data to the arithmetic unit 111 and the update circuit 106. Arithmetic unit 1
11 outputs to the register 112 the operation result obtained by inputting the data of the read data register 105. Also,
The update circuit 106 updates the data and outputs it to the write data register 107.

【００６１】また、ライトデータを格納する時の動作に
ついては次のように行う。リードアドレスレジスタ１０
１は、Ｎ−１回目のリードアドレスｍ＋１ビットをライ
トアドレスレジスタ１０８へ出力する。次にライトアド
レスレジスタ１０８が、リードアドレスレジスタ１０１
から入力したアドレスｍ＋１ビット（ライトアドレス）
を出力すると、ライトアドレスの最下位ビットのみセレ
クタ１１０が入力し、他のビットについてはメモリ１０
２，１０３が入力する。また、ライトデータレジスタ１
０７がアップデート回路１０６から入力したデータ（ラ
イトデータ）を出力する。The operation for storing the write data is performed as follows. Read address register 10
1 outputs the (N−1) th read address m + 1 bits to the write address register 108. Next, the write address register 108
Address (m + 1) bits input from (write address)
Is output, the selector 110 inputs only the least significant bit of the write address, and the memory 10 outputs the other bits.
2, 103 are input. Also, the write data register 1
07 outputs the data (write data) input from the update circuit 106.

【００６２】次に、セレクタ１１０は、ライトイネーブ
ル信号１０９を入力し、ライトアドレスの最下位ビット
の値により、メモリ１０２あるいは１０３を選択し、ラ
イトイネーブル信号１０９を出力する。ライトイネーブ
ル信号１０９を受けたメモリ１０２または１０３は、ラ
イトデータレジスタ１０７からのライトデータを格納す
る。Next, the selector 110 receives the write enable signal 109, selects the memory 102 or 103 according to the value of the least significant bit of the write address, and outputs the write enable signal 109. The memory 102 or 103 receiving the write enable signal 109 stores the write data from the write data register 107.

【００６３】次に、上述の動作を、図６のタイミングチ
ャートを用いてさらに詳細に説明する。Next, the above operation will be described in more detail with reference to the timing chart of FIG.

【００６４】今、仮にレジスタ１００はデータ“１
１，，，”を格納しているとする。レジスタ１００は、
データを出力し、リードアドレスレジスタ１０１に取り
込ませる。リードアドレスレジスタ１０１は、１回目の
シフト動作をするときの最下位ビット“１”、２回目の
シフトをするときに“１”を順々に格納する。Now, suppose that register 100 stores data "1".
1,,, ". The register 100 stores
The data is output and is taken into the read address register 101. The read address register 101 sequentially stores the least significant bit “1” when performing the first shift operation and “1” when performing the second shift.

【００６５】その時、リードアドレスレジスタ１０１
は、初期値“０００”から始まり、それぞれのシフト動
作時に、“００１”，“０１１”を生成する。また、リ
ードアドレスレジスタ１０１は、初期値“０００”の下
位２ビット“００”から１回目のシフト動作時には、
“０００”あるいは“００１”が予測できる。その時点
から、メモリ１０２はアドレス“０００”、メモリ１０
３はアドレス“００１”のデータの出力を開始する。こ
こで、メモリ１０２，１０３には、書込み動作時のアド
レスの最下位ビットの値が“０”か“１”かで振り分け
て書き込むため、リードアドレスレジスタ１０１の初期
値“０００”の下位２ビット“００”でアクセスする。At that time, the read address register 101
Starts with an initial value “000” and generates “001” and “011” at each shift operation. The read address register 101 performs the first shift operation starting from the lower two bits “00” of the initial value “000”.
“000” or “001” can be predicted. From that point on, the memory 102 stores the address “000” and the memory 10
No. 3 starts outputting data of the address “001”. Here, the lower two bits of the initial value “000” of the read address register 101 are written in the memories 102 and 103 in a manner that the value of the least significant bit of the address at the time of the write operation is “0” or “1”. Access with “00”.

【００６６】メモリ１０２，１０３は、初期状態から、
それぞれアドレス“０００”のデータ“０”、アドレス
“００１のデータ“０”を出力する。次に、セレクタ１
０４は、リードアドレスレジスタ１０１より、１回目の
シフト動作時の“００１”の最下位ビット“１”からメ
モリ１０３のデータを選択する。そのメモリ１０３のデ
ータ（“００１”のデータ“０”）をリードデータレジ
スタ１０５に格納する。The memories 102 and 103 are initialized from the initial state.
The data “0” at address “000” and the data “0” at address “001” are output, respectively.
04 selects data in the memory 103 from the least significant bit “1” of “001” at the time of the first shift operation from the read address register 101. The data in the memory 103 (“001” data “0”) is stored in the read data register 105.

【００６７】リードデータレジスタ１０５は、データ
“０”を演算部１１１とアップデート回路１０６に送信
する。アップデート回路１０６は、データ“０”を
“ｘ”に更新する。次に、ライトデータレジスタ１０７
は、データ“ｘ”を格納し、メモリ１０２，１０３に送
信する。また、ライトアドレスレジスタ１０８は、リー
ドアドレスレジスタ１０１の１回目のシフト動作時のア
ドレス“００１”を格納する。ライトアドレスレジスタ
１０８は、アドレス“００１”の上位２ビット“００”
をメモリ１０２，１０３に送信し、最下位ビット“１”
は、セレクタ１１０に送信する。The read data register 105 transmits data “0” to the arithmetic unit 111 and the update circuit 106. The update circuit 106 updates the data “0” to “x”. Next, the write data register 107
Stores the data “x” and transmits it to the memories 102 and 103. The write address register 108 stores the address “001” at the time of the first shift operation of the read address register 101. The write address register 108 stores the upper two bits “00” of the address “001”.
Is transmitted to the memories 102 and 103, and the least significant bit “1” is transmitted.
Is transmitted to the selector 110.

【００６８】ライトイネーブル信号１０９のセレクタ１
１０への出力時、セレクタ１１０は、最下位ビット
“１”により、ライトイネーブル信号１０９をメモリ１
０３に送信する。メモリ１０３は、書込み状態になり、
ライトデータレジスタ１０７のデータ“ｘ”を書き込ま
れる。Selector 1 of write enable signal 109
Upon output to the memory 10, the selector 110 outputs the write enable signal 109 to the memory 1 by the least significant bit “1”.
Send to 03. The memory 103 enters a write state,
Data “x” of the write data register 107 is written.

【００６９】２回目のシフトの時の“０１１”も同様に
行う。リードアドレスレジスタ１０１の１回目のシフト
動作時のアドレス“００１”の下位２ビット“０１”か
ら２回目のシフト動作時には、“０１０”あるいは、
“０１１”が予測できる。ここでメモリ１０２はアドレ
ス“０１０”、メモリ１０３はアドレス“０１１”のデ
ータの出力を開始できる。アドレス“００１”の下位２
ビット“０１”でアクセスすると、メモリ１０２は、ア
ドレス“０１０”のデータ“０”、メモリ１０３は、ア
ドレス“０１１”のデータ“０”を出力する。"011" at the time of the second shift is similarly performed. From the lower 2 bits “01” of the address “001” at the time of the first shift operation of the read address register 101, at the time of the second shift operation, “010” or
“011” can be predicted. Here, the memory 102 can start outputting data at the address “010”, and the memory 103 can start outputting data at the address “011”. Lower 2 of address "001"
When accessed with bit “01”, memory 102 outputs data “0” at address “010”, and memory 103 outputs data “0” at address “011”.

【００７０】次に、セレクタ１０４は、リードアドレス
レジスタ１０１より２回目のシフト動作時の“０１１”
の最下位ビット“１”からメモリ１０３のデータを選択
する。そのメモリ１０３のデータ（“０１１”のデータ
“０”）をリードデータレジスタ１０５に格納する。リ
ードデータレジスタ１０５は、データ“０”を演算部１
１１とアップデート回路１０６に送信する。アップデー
ト回路１０６は、データ“０”を“ｙ”に更新する。次
に、ライトデータレジスタ１０７は、データ“ｙ”を格
納し、メモリ１０２，１０３に送信する。また、ライト
アドレスレジスタ１０８は、リードアドレスレジスタ１
０１の２回目のシフト動作時のアドレス“０１１”を格
納する。ライトアドレスレジスタ１０８は、アドレス
“０１１”の上位２ビット“０１”をメモリ１０２，１
０３に送信し、最下位ビット“１”はセレクタ１１０に
送信する。ライトイネーブル信号１０９のセレクタ１１
０への出力時、セレクタ１１０は、最下位ビット“１”
により、ライトイネーブル信号１０９をメモリ１０３に
送信する。メモリ１０３は書込み状態になり、ライトデ
ータレジスタ１０７のデータ“ｙ”が書き込まれる。Next, the selector 104 outputs “011” at the time of the second shift operation from the read address register 101.
From the least significant bit “1” of the memory 103 is selected. The data of the memory 103 (data “0” of “011”) is stored in the read data register 105. The read data register 105 stores the data “0” in the operation unit 1
11 and the update circuit 106. The update circuit 106 updates the data “0” to “y”. Next, the write data register 107 stores the data “y” and sends it to the memories 102 and 103. Further, the write address register 108 stores the read address register 1
01 stores the address “011” at the time of the second shift operation. The write address register 108 stores the upper two bits “01” of the address “011” in the memories 102 and 1.
03, and the least significant bit “1” is transmitted to the selector 110. Selector 11 of write enable signal 109
Upon output to 0, the selector 110 outputs the least significant bit “1”.
Thus, the write enable signal 109 is transmitted to the memory 103. The memory 103 enters the write state, and the data “y” of the write data register 107 is written.

【００７１】上記の動作を繰り返すことにより、演算操
作が遂行される。An arithmetic operation is performed by repeating the above operation.

【００７２】（実施例４）図４は、本発明の一実施例で
ある記憶制御装置の構成の一例を示す概念図である。(Embodiment 4) FIG. 4 is a conceptual diagram showing an example of the configuration of a storage controller according to an embodiment of the present invention.

【００７３】本実施例の記憶制御装置２０１は、チャネ
ル２０３と記憶装置２０９との間に介在され、両者間に
おけるデータ転送を制御している。The storage control device 201 of this embodiment is interposed between the channel 203 and the storage device 209, and controls data transfer between them.

【００７４】記憶制御装置２０１において、２０２は上
述の各実施例において例示したメモリ回路およびデータ
演算処理装置を用いて構築されたデータ圧縮復元処理部
である。In the storage control unit 201, reference numeral 202 denotes a data compression / decompression processing unit constructed using the memory circuit and the data processing unit exemplified in the above embodiments.

【００７５】２０４は、チャネル２０３と記憶装置２０
９との仲立ちをするチャネルインターフェイスである。Reference numeral 204 denotes the channel 203 and the storage device 20
9 is a channel interface that mediates with 9.

【００７６】２０５は、データ転送を制御するデータバ
ッファである。Reference numeral 205 denotes a data buffer for controlling data transfer.

【００７７】２０６は、記憶装置２０９における記憶媒
体の書込みデータに変換するライト回路である。Reference numeral 206 denotes a write circuit for converting into write data of a storage medium in the storage device 209.

【００７８】２０７は、チャネルデータに変換するリー
ド回路である。Reference numeral 207 denotes a read circuit for converting the data into channel data.

【００７９】２０８は、記憶装置２０９と記憶制御装置
２０１との仲立ちをするインターフェイスである。An interface 208 mediates between the storage device 209 and the storage control device 201.

【００８０】２１０は、圧縮対象データあるいは復元後
データを一時保持するチャネル側バッファである。Reference numeral 210 denotes a channel buffer for temporarily storing data to be compressed or data after decompression.

【００８１】２１１は、上述のメモリ回路を用いた圧縮
処理演算部である。Reference numeral 211 denotes a compression processing operation unit using the above-described memory circuit.

【００８２】２１２は、上述のメモリ回路を用いた復元
処理演算部である。Reference numeral 212 denotes a restoration processing operation unit using the above-described memory circuit.

【００８３】２１３は、圧縮処理後の復元確認動作時の
圧縮処理時間と復元処理時間との差を緩衝するスピード
マッチングバッファである。A speed matching buffer 213 buffers the difference between the compression processing time and the decompression processing time during the decompression check operation after the compression processing.

【００８４】２１４は、圧縮データあるいは、復元対象
データを一時保持するドライブ側バッファである。A drive-side buffer 214 temporarily stores compressed data or data to be decompressed.

【００８５】以下、本実施例の記憶制御装置の作用の一
例を説明する。Hereinafter, an example of the operation of the storage control device of this embodiment will be described.

【００８６】チャネル２０３は記憶制御装置２０１にデ
ータを転送する。そのデータは、チャネルインターフェ
イス２０４を介してチャネル側バッファ２１０に保持さ
れる。チャネル側バッファ２１０は、保持したデータを
圧縮処理演算部２１１に入力する。The channel 203 transfers data to the storage controller 201. The data is held in the channel-side buffer 210 via the channel interface 204. The channel-side buffer 210 inputs the held data to the compression processing operation unit 211.

【００８７】次に、圧縮処理演算部２１１が処理した
後、データをスピードマッチングバッファ２１３を介し
て復元処理演算部２１２が復元確認処理を行いドライブ
側バッファ２１４に出力する。ドライブ側バッファ２１
４は、データをチャネルインターフェイス２０４を介し
てデータバッファ２０５に出力する。データバッファ２
０５は、受け取ったデータをライト回路２０６に転送す
る。データは、ライト回路２０６で記憶媒体の書込みデ
ータに変換され、インターフェイス２０８を介して記憶
装置２０９に転送される。Next, after the compression processing operation unit 211 processes the data, the decompression processing operation unit 212 performs decompression confirmation processing on the data via the speed matching buffer 213 and outputs the data to the drive-side buffer 214. Drive side buffer 21
4 outputs data to the data buffer 205 via the channel interface 204. Data buffer 2
05 transfers the received data to the write circuit 206. The data is converted into write data of a storage medium by the write circuit 206 and transferred to the storage device 209 via the interface 208.

【００８８】ところで、データバッファ２０５は、チャ
ネル２０３側および記憶装置２０９側と独立、並行して
データ転送を行っており、データを取り込むとデータの
転送制御を開始する。また、データ転送速度はチャネル
２０３側からデータバッファ２０５までの間で決まって
くる。この過程において、比較的時間を多く要する圧縮
処理演算部２１１と復元処理演算部２１２が上記実施例
のメモリ回路を用いた演算装置のように動作すること
で、データバッファ２０５に対するデータ転送制御開始
を早めることができ、チャネル２０３と記憶装置２０９
との間におけるデータ転送速度を向上させることができ
る。The data buffer 205 performs data transfer independently and in parallel with the channel 203 and the storage device 209. When data is taken in, the data transfer control is started. The data transfer speed is determined between the channel 203 and the data buffer 205. In this process, the compression processing operation unit 211 and the decompression processing operation unit 212, which require a relatively long time, operate like the operation device using the memory circuit of the above-described embodiment, so that the data transfer control to the data buffer 205 is started. Channel 203 and storage 209
And the data transfer speed between them can be improved.

【００８９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say.

【００９０】[0090]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.

【００９１】すなわち、本発明のメモリ回路によれば、
リードアドレスが常にシフトして切り替わる場合におい
て、メモリの実装面積を増加させることなく、アドレス
が確定してからメモリ内のデータ出力までの時間を短縮
することができる、という効果が得られる。That is, according to the memory circuit of the present invention,
When the read address is constantly shifted and switched, an effect is obtained that the time from the determination of the address to the output of data in the memory can be reduced without increasing the mounting area of the memory.

【００９２】また、本発明のメモリ回路の技術を用いた
データ演算処理装置によれば、メモリに対するアクセス
頻度の高い演算処理の所要時間を減少させることができ
る、という効果が得られる。Further, according to the data processing device using the memory circuit technique of the present invention, there is obtained an effect that the time required for the processing of frequently accessing the memory can be reduced.

【００９３】また、本発明の記憶制御装置によれば、転
送データのデータ圧縮復元処理の所要時間の短縮によ
り、データ転送速度を向上させることができる、という
効果が得られる。Further, according to the storage control device of the present invention, there is an effect that the data transfer speed can be improved by shortening the time required for the data compression / decompression processing of the transfer data.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例であるメモリ回路の構成の一
例を示す概念図である。FIG. 1 is a conceptual diagram illustrating an example of a configuration of a memory circuit according to an embodiment of the present invention.

【図２】本発明の他の実施例であるメモリ回路の構成の
一例を示す概念図である。FIG. 2 is a conceptual diagram showing an example of a configuration of a memory circuit according to another embodiment of the present invention.

【図３】本発明の一実施例であるメモリ回路の技術を用
いたデータ演算処理装置の構成の一例を示す概念図であ
る。FIG. 3 is a conceptual diagram showing an example of a configuration of a data operation processing device using a memory circuit technique according to an embodiment of the present invention.

【図４】本発明の一実施例である記憶制御装置の構成の
一例を示す概念図である。FIG. 4 is a conceptual diagram showing an example of a configuration of a storage control device according to an embodiment of the present invention.

【図５】本発明の一実施例であるメモリ回路の作用の一
例を示すタイミングチャートである。FIG. 5 is a timing chart showing an example of the operation of the memory circuit according to one embodiment of the present invention.

【図６】本発明の一実施例であるメモリ回路の技術を用
いたデータ演算処理装置の作用の一例を示すタイミング
チャートである。FIG. 6 is a timing chart showing an example of the operation of the data arithmetic processing device using the technology of the memory circuit according to one embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ リードアドレスレジスタ ２ メモリ ３ メモリ ４ セレクタ ５ ライトアドレスレジスタ ６ データレジスタ ７ ライトイネーブル信号 ８ セレクタ １００ レジスタ １０１ リードアドレスレジスタ １０２ メモリ １０３ メモリ １０４ セレクタ １０５ リードデータレジスタ １０６ アップデート回路 １０７ ライトデータレジスタ １０８ ライトアドレスレジスタ １０９ ライトイネーブル信号 １１０ セレクタ １１１ 演算部 １１２ レジスタ ２０１ 記憶制御装置 ２０２ データ圧縮復元処理部 ２０３ チャネル ２０４ チャネルインターフェイス ２０５ データバッファ ２０６ ライト回路 ２０７ リード回路 ２０８ インターフェイス ２０９ 記憶装置 ２１０ チャネル側バッファ ２１１ 圧縮処理演算部 ２１２ 復元処理演算部 ２１３ スピードマッチングバッファ ２１４ ドライブ側バッファ REFERENCE SIGNS LIST 1 read address register 2 memory 3 memory 4 selector 5 write address register 6 data register 7 write enable signal 8 selector 100 register 101 read address register 102 memory 103 memory 104 selector 105 read data register 106 update circuit 107 write data register 108 write address register 109 Write enable signal 110 Selector 111 Operation unit 112 Register 201 Storage control device 202 Data compression / decompression processing unit 203 Channel 204 Channel interface 205 Data buffer 206 Write circuit 207 Read circuit 208 Interface 209 Storage device 210 Channel side buffer 211 Compression processing operation unit 212 Restoration processing operation unit 213 Speedy Matching buffer 214 Drive side buffer

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−103899（ＪＰ，Ａ) 特開 昭63−155371（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/00 - 12/06 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-62-103899 (JP, A) JP-A-63-155371 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) G06F 1/00-12/06

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 常にシフトして切り替わるリードアドレ
スが入力されるリードアドレスレジスタと、このリード
アドレスレジスタに並列に接続され、所望のメモリ容量
を二分して構成された第１および第２のメモリと、前記
リードアドレスレジスタに設定された前記リードアドレ
スの最下位ビットの値によって前記第１または第２のメ
モリの出力データを選択して出力する第１のセレクタと
を含むことを特徴とするメモリ回路。1. A read address register to which a read address that is always shifted and switched is input, and first and second memories connected in parallel to the read address register and configured by dividing a desired memory capacity into two. , a memory circuit which comprises a first selector for selecting and outputting the output data of said first or second memory by the read address register set the least significant bit of the value of the read address . 【請求項２】 常にシフトして切り替わるリードアドレ
スが入力されるリードアドレスレジスタと、ライトアド
レスが入力されるライトアドレスレジスタと、ライトデ
ータを保持するライトデータレジスタと、前記ライトア
ドレスレジスタおよび前記ライトデータレジスタおよび
前記リードアドレスレジスタに並列に接続され、所望の
メモリ容量を二分して構成された第１および第２のメモ
リと、前記リードアドレスレジスタに設定された前記リ
ードアドレスの最下位ビットの値によって前記第１また
は第２のメモリの出力データを選択して出力する第１の
セレクタと、前記ライトアドレスレジスタに入力された
前記ライトアドレスの最下位ビットの値によって、前記
第１および第２のメモリのいずれにライトイネーブル信
号を入力するかを切り替える第２のセレクタとを含むこ
とを特徴とするメモリ回路。2. A read address which is always shifted and switched.
Address and the write address.
Write address register to which the
A write data register for holding the write data,
A dress register and the write data register;
Connected to the read address register in parallel,
First and second memos configured by dividing the memory capacity into two
And the memory set in the read address register.
The first and the second bits are determined by the value of the least significant bit of the code address.
Is for selecting and outputting the output data of the second memory.
The selector and the write address input to the write address register.
According to the value of the least significant bit of the write address,
Write enable signal to any of the first and second memories
And a second selector for switching between inputting a signal
And a memory circuit . 【請求項３】 チャネルと記憶装置との間に介在して両
者間における情報の授受を制御する記憶制御装置であっ
て、請求項１または２記載のメモリ回路を用いて構築さ
れ、前記チャネルから前記記憶装置に書き込まれる前記
情報の圧縮操作および前記記憶装置から前記チャネルへ
と読み出される前記情報の復元操作を行うデータ圧縮復
元処理部を備えたことを特徴とする記憶制御装置。3. A storage control device interposed between a channel and a storage device for controlling transmission and reception of information between the channel and the storage device, wherein the storage control device is constructed using the memory circuit according to claim 1 or 2; A storage control device comprising: a data compression / decompression processing unit that performs a compression operation of the information written to the storage device and a decompression operation of the information read from the storage device to the channel.