JPH0443355B2 - - Google Patents
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- JPH0443355B2 JPH0443355B2 JP59241002A JP24100284A JPH0443355B2 JP H0443355 B2 JPH0443355 B2 JP H0443355B2 JP 59241002 A JP59241002 A JP 59241002A JP 24100284 A JP24100284 A JP 24100284A JP H0443355 B2 JPH0443355 B2 JP H0443355B2
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- memory
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- 230000004044 response Effects 0.000 claims description 6
- 230000007246 mechanism Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は外部に接続されたメモリに対するリフ
レツシユ動作を実行する機能を内蔵したマイク
ロ・プロセツサに関するものである。
レツシユ動作を実行する機能を内蔵したマイク
ロ・プロセツサに関するものである。
メモリ・リフレツシユ動作とはダイナミツク
RAMと呼ばれるメモリに記憶されている情報を
活性化する動作で、通常2ミリ秒の間に128回実
行されなければならない事は周知の事実である。
RAMと呼ばれるメモリに記憶されている情報を
活性化する動作で、通常2ミリ秒の間に128回実
行されなければならない事は周知の事実である。
従来のマイクロ・プロセツサ・システムにおい
て、メモリ・リフレツシユ動作はマイクロ・プロ
セツサの外部に設けられた論理回路(以下、リフ
レツシユ・コントローラと呼ぶ)により実現され
ていた。従来のマイクロ・プロセツサ・システム
の構成例を第4図に示す。
て、メモリ・リフレツシユ動作はマイクロ・プロ
セツサの外部に設けられた論理回路(以下、リフ
レツシユ・コントローラと呼ぶ)により実現され
ていた。従来のマイクロ・プロセツサ・システム
の構成例を第4図に示す。
同図で、1はマイクロ・プロセツサ、2はリフ
レツシユ・コントローラ、3はメモリ、4はメモ
リ・アクセス信号、5はメモリ・リフレツシユ制
御信号、6はメモリ・リフレツシユ動作要求信
号、7はメモリ・リフレツシユ動作許可信号であ
る。かかるマイクロプロセツサシステムのメモ
リ・リフレツシユ動作は以下の手順で実行され
る。
レツシユ・コントローラ、3はメモリ、4はメモ
リ・アクセス信号、5はメモリ・リフレツシユ制
御信号、6はメモリ・リフレツシユ動作要求信
号、7はメモリ・リフレツシユ動作許可信号であ
る。かかるマイクロプロセツサシステムのメモ
リ・リフレツシユ動作は以下の手順で実行され
る。
リフレツシユ・コントローラ2は一定時間ご
とにマイクロ・プロセツサ1に対してメモリ・
リフレツシユ動作要求信号6を送出する。
とにマイクロ・プロセツサ1に対してメモリ・
リフレツシユ動作要求信号6を送出する。
マイクロ・プロセツサ1はメモリ・リフレツ
シユ動作要求信号6を受信すると、現在実行中
の処理が終了した時点で処理を停止し、リフレ
ツシユ・コントローラ2に対してメモリ・リフ
レツシユ動作許可信号7を送出する。
シユ動作要求信号6を受信すると、現在実行中
の処理が終了した時点で処理を停止し、リフレ
ツシユ・コントローラ2に対してメモリ・リフ
レツシユ動作許可信号7を送出する。
リフレツシユ・コントローラ2はメモリ・リ
フレツシユ動作許可信号7を受信すると、メモ
リ3に対してメモリ・リフレツシユ制御信号5
を出力してメモリアクセス信号4で指定される
メモリに対してメモリ・リフレツシユ動作を実
行する。
フレツシユ動作許可信号7を受信すると、メモ
リ3に対してメモリ・リフレツシユ制御信号5
を出力してメモリアクセス信号4で指定される
メモリに対してメモリ・リフレツシユ動作を実
行する。
リフレツシユ・コントローラ2はメモリ・リ
フレツシユ動作を完了すると、メモリ・リフレ
ツシユ動作許可信号6を切断してマイクロ・プ
ロセツサ1にメモリ・リフレツシユ動作の完了
を伝える。
フレツシユ動作を完了すると、メモリ・リフレ
ツシユ動作許可信号6を切断してマイクロ・プ
ロセツサ1にメモリ・リフレツシユ動作の完了
を伝える。
マイクロ・プロセツサ1はメモリ・リフレツ
シユ動作の完了を確認すると、メモリ・リフレ
ツシユ動作許可信号7を切断して処理を再開す
る。
シユ動作の完了を確認すると、メモリ・リフレ
ツシユ動作許可信号7を切断して処理を再開す
る。
からの動作を繰り返し実行する。
このように、従来のマイクロ・プロセツサ・シ
ステムにおいてメモリ・リフレツシユ動作を実行
する為には、一定の割合でマイクロ・プロセツサ
の実行を停止させる必要があり、この為マイク
ロ・プロセツサの処理能力が低下するという欠点
があつた。
ステムにおいてメモリ・リフレツシユ動作を実行
する為には、一定の割合でマイクロ・プロセツサ
の実行を停止させる必要があり、この為マイク
ロ・プロセツサの処理能力が低下するという欠点
があつた。
本発明の目的は、処理能力を低下させることな
くメモリ・リフレツシユ動作を実行できるマイク
ロ・プロセツサを提供することにある。
くメモリ・リフレツシユ動作を実行できるマイク
ロ・プロセツサを提供することにある。
本発明によれば、非処理の期間を検出する検出
機構と、検出機構で検出信号に応じてメモリ・リ
フレツシユ動作を外部のメモリーに対して実行す
る第1のメモリ・リフレツシユ実行機構と、第1
のメモリリフレツシユ実行機構が一定期間メモ
リ・リフレツシユ動作を実行しなかつた時メモ
リ・リフレツシユを実行する第2のメモリ・リフ
レツシユ実行機構とを備えたマイクロ・プロセツ
サを得る。
機構と、検出機構で検出信号に応じてメモリ・リ
フレツシユ動作を外部のメモリーに対して実行す
る第1のメモリ・リフレツシユ実行機構と、第1
のメモリリフレツシユ実行機構が一定期間メモ
リ・リフレツシユ動作を実行しなかつた時メモ
リ・リフレツシユを実行する第2のメモリ・リフ
レツシユ実行機構とを備えたマイクロ・プロセツ
サを得る。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第1図は本発明の一実施例によるマイクロ・プ
ロセツサの内部構成例であつて、aは演算実行
部、bはバス・インタフエース制御部、cはタイ
ミング制御回路、dは命令先取り回路、eはバ
ス・インタフエース回路、fはデータ・アクセス
要求信号、gは命令読み込み要求信号、hは外部
に接続されたメモリまたは入出力素子に対するア
クセス信号、iはリフレツシユ制御部、jはリフ
レツシユ動作要求信号1、kはリフレツシユ動作
要求信号2、lはリフレツシユ動作許可信号、m
は外部に接続されたメモリに対するリフレツシユ
制御信号、nはバス・アクセス要求調停回路であ
る。
ロセツサの内部構成例であつて、aは演算実行
部、bはバス・インタフエース制御部、cはタイ
ミング制御回路、dは命令先取り回路、eはバ
ス・インタフエース回路、fはデータ・アクセス
要求信号、gは命令読み込み要求信号、hは外部
に接続されたメモリまたは入出力素子に対するア
クセス信号、iはリフレツシユ制御部、jはリフ
レツシユ動作要求信号1、kはリフレツシユ動作
要求信号2、lはリフレツシユ動作許可信号、m
は外部に接続されたメモリに対するリフレツシユ
制御信号、nはバス・アクセス要求調停回路であ
る。
まず、かかるマイクロ・プロセツサの基本的な
動作を説明する。
動作を説明する。
命令先取り回路dは外部に接続されたメモリか
ら命令を読み込んで蓄積する回路で数個の命令を
先取りする。命令を蓄積する部分に空があれば命
令読み込み要求信号gを出力して命令の読み込み
を要求する。
ら命令を読み込んで蓄積する回路で数個の命令を
先取りする。命令を蓄積する部分に空があれば命
令読み込み要求信号gを出力して命令の読み込み
を要求する。
演算実行部aは命令先取り回路dに著積されて
いる命令を読み込んで命令を実行する。命令の実
行に伴ない外部に接続されたメモリまたは入出力
素子をアクセスする必要が生じた場合は、デー
タ・アクセス要求信号fを出力して外部に接続さ
れたメモリまたは入出力素子に対するアクセスを
要求する。
いる命令を読み込んで命令を実行する。命令の実
行に伴ない外部に接続されたメモリまたは入出力
素子をアクセスする必要が生じた場合は、デー
タ・アクセス要求信号fを出力して外部に接続さ
れたメモリまたは入出力素子に対するアクセスを
要求する。
バス・インタフエース制御部bは演算実行部a
または命令先取り回路dからデータ・アクセス要
求信号fまたは命令読み込み要求信号gを受け取
ると、タイミング制御回路cによりバス・インタ
フエース回路eを制御して外部に接続されたメモ
リまたは入出力素子に対してアクセス信号hを出
力してデータの読み込みまたは書き込み動作を実
行する。
または命令先取り回路dからデータ・アクセス要
求信号fまたは命令読み込み要求信号gを受け取
ると、タイミング制御回路cによりバス・インタ
フエース回路eを制御して外部に接続されたメモ
リまたは入出力素子に対してアクセス信号hを出
力してデータの読み込みまたは書き込み動作を実
行する。
次にメモリ・リフレツシユ動作について説明す
る。第1図に示した実施例で、リフレツシユ制御
部iから出力されるリフレツシユ動作要求信号に
は要求信号1jと要求信号2kの2通りがある。ま
ず、要求信号1jによるリフレツシユ動作について
説明する。
る。第1図に示した実施例で、リフレツシユ制御
部iから出力されるリフレツシユ動作要求信号に
は要求信号1jと要求信号2kの2通りがある。ま
ず、要求信号1jによるリフレツシユ動作について
説明する。
リフレツシユ制御部iは一定時間(通常は16
マイクロ秒)ごとにリフレツシユ動作要求信号
1jを出力する。
マイクロ秒)ごとにリフレツシユ動作要求信号
1jを出力する。
バス・アクセス要求調停回路nは演算実行部
a、命令先取り回路d、リフレツシユ制御部i
からそれぞれ送られるバス・アクセス要求信号
f,g,jを調停して、これらのうちいずれか
の要求信号を受け付ける。
a、命令先取り回路d、リフレツシユ制御部i
からそれぞれ送られるバス・アクセス要求信号
f,g,jを調停して、これらのうちいずれか
の要求信号を受け付ける。
このとき演算実行部aまたは命令先取り回路
dからバス・アクセス要求信号が送られている
場合、これらを優先しリフレツシユ動作要求信
号jは保留され、バス・アクセス調停回路nは
タイミング制御回路cにバス・アクセス動作の
実行を伝える。
dからバス・アクセス要求信号が送られている
場合、これらを優先しリフレツシユ動作要求信
号jは保留され、バス・アクセス調停回路nは
タイミング制御回路cにバス・アクセス動作の
実行を伝える。
また、演算実行部aおよび命令先取り回路d
からバス・アクセス要求信号が送られていない
場合にはリフレツシユ動作要求信号1jを受け付
け、リフレツシユ制御部iに対してリフレツシ
ユ動作許可信号lを送出する。
からバス・アクセス要求信号が送られていない
場合にはリフレツシユ動作要求信号1jを受け付
け、リフレツシユ制御部iに対してリフレツシ
ユ動作許可信号lを送出する。
リフレツシユ制御部iはリフレツシユ動作許
可信号lを受信すると外部に接続されたメモリ
に対してリフレツシユ制御信号mを出力してメ
モリ・リフレツシユ動作を実行する。
可信号lを受信すると外部に接続されたメモリ
に対してリフレツシユ制御信号mを出力してメ
モリ・リフレツシユ動作を実行する。
リフレツシユ制御部iはリフレツシユ動作が
終了するとバス・アクセス要求調停回路mに対
してリフレツシユ動作要求信号1jを切断し、リ
フレツシユ動作の終了を伝え、バス・アクセス
要求調停回路nはリフレツシユ動作許可信号l
を切断する。
終了するとバス・アクセス要求調停回路mに対
してリフレツシユ動作要求信号1jを切断し、リ
フレツシユ動作の終了を伝え、バス・アクセス
要求調停回路nはリフレツシユ動作許可信号l
を切断する。
バス・アクセス要求調停回路nはリフレツシ
ユ動作許可信号lを出力している間は演算実行
部aおよび命令先取り回路dから送られるバ
ス・アクセス要求信号f,gは保留する。
ユ動作許可信号lを出力している間は演算実行
部aおよび命令先取り回路dから送られるバ
ス・アクセス要求信号f,gは保留する。
以上のようにリフレツシユ動作要求信号1jによ
るリフレツシユ動作はマイクロ・プロセツサが外
部に接続されたメモリまたは入出力素子に対する
アクセス動作を実行していない状態を検出して実
行されるので、マイクロ・プロセツサの処理能力
の低下を最小限におさえてメモリ・リフレツシユ
動作を実行することができる。
るリフレツシユ動作はマイクロ・プロセツサが外
部に接続されたメモリまたは入出力素子に対する
アクセス動作を実行していない状態を検出して実
行されるので、マイクロ・プロセツサの処理能力
の低下を最小限におさえてメモリ・リフレツシユ
動作を実行することができる。
しかしながらマイクロ・プロセツサが長時間に
わたつて連続的にバス・アクセス動作を実行して
いる状態が生じた場合には、上記の動作ではメモ
リ・リフレツシユ動作が実行できないことにな
る。これに対する対策としてこのような状態にお
いてはリフレツシユ動作要求信号2kによるメモ
リ・リフレツシ動作が実行されるようにする。以
下に、メモリ・リフレツシユ動作要求信号2kに
よるメモリ・リフレツシユ動作について説明す
る。
わたつて連続的にバス・アクセス動作を実行して
いる状態が生じた場合には、上記の動作ではメモ
リ・リフレツシユ動作が実行できないことにな
る。これに対する対策としてこのような状態にお
いてはリフレツシユ動作要求信号2kによるメモ
リ・リフレツシ動作が実行されるようにする。以
下に、メモリ・リフレツシユ動作要求信号2kに
よるメモリ・リフレツシユ動作について説明す
る。
リフレツシユ制御部iにおいて例えば、リフ
レツシユ動作要求信号1jは16マイクロ秒ごと
に出力され、リフレツシユ動作要求信号2kは
リフレツシユ動作要求信号1jが8回受け付けら
れなかつた場合すなわち128マイクロ秒の間リ
フレツシユ動作が実行されない場合に出力され
るものとする。
レツシユ動作要求信号1jは16マイクロ秒ごと
に出力され、リフレツシユ動作要求信号2kは
リフレツシユ動作要求信号1jが8回受け付けら
れなかつた場合すなわち128マイクロ秒の間リ
フレツシユ動作が実行されない場合に出力され
るものとする。
バス・アクセス要求調停回路nはリフレツシ
ユ動作要求信号2kを受け取ると演算実行部a
および命令先取り回路dから送られてくるバ
ス・アクセス要求信号f,gを強制的に保留し
てリフレツシユ制御部iに対してリフレツシユ
動作許可信号lを送出する。
ユ動作要求信号2kを受け取ると演算実行部a
および命令先取り回路dから送られてくるバ
ス・アクセス要求信号f,gを強制的に保留し
てリフレツシユ制御部iに対してリフレツシユ
動作許可信号lを送出する。
リフレツシユ制御部iはリフレツシユ動作許
可信号lを受信すると外部に接続されたメモリ
に対してリフレツシユ制御信号mを出力してメ
モリ・リフレツシユ動作を実行する。
可信号lを受信すると外部に接続されたメモリ
に対してリフレツシユ制御信号mを出力してメ
モリ・リフレツシユ動作を実行する。
リフレツシユ制御部iはメモリ・リフレツシ
ユ動作を8回連続して実行した後動作を終了
し、バス・アクセス要求調停回路nに対してリ
フレツシユ動作要求信号2kを切断しリフレツ
シユ動作の終了を伝え、バス・アクセス要求調
停回路nはリフレツシユ動作許可信号lを切断
する。
ユ動作を8回連続して実行した後動作を終了
し、バス・アクセス要求調停回路nに対してリ
フレツシユ動作要求信号2kを切断しリフレツ
シユ動作の終了を伝え、バス・アクセス要求調
停回路nはリフレツシユ動作許可信号lを切断
する。
以上のようにリフレツシユ動作要求信号2kに
よるリフレツシユ動作はマイクロ・プロセツサの
外部に接続されたメモリまたは入出力素子に対す
るアクセス動作を停止させて実行されるので、マ
イクロ・プロセツサが外部に接続されたメモリま
たは入出力素子に対するアクセス動作を連続的に
実行しており、リフレツシユ動作要求信号1jが受
け付けられない場合に有効となる。
よるリフレツシユ動作はマイクロ・プロセツサの
外部に接続されたメモリまたは入出力素子に対す
るアクセス動作を停止させて実行されるので、マ
イクロ・プロセツサが外部に接続されたメモリま
たは入出力素子に対するアクセス動作を連続的に
実行しており、リフレツシユ動作要求信号1jが受
け付けられない場合に有効となる。
すなわちバス・アクセスに関する優先順位はリ
フレツシユ動作要求信号2k>演算実行部aから
のデータアクセス要求信号f、命令先取り回路d
からの命令先取り要求信号g>リフレツシユ動作
要求信号1l となる。
フレツシユ動作要求信号2k>演算実行部aから
のデータアクセス要求信号f、命令先取り回路d
からの命令先取り要求信号g>リフレツシユ動作
要求信号1l となる。
次にリフレツシユ制御回路iとバス・アクセス
要求調停回路nについて、さらに詳細に説明す
る。
要求調停回路nについて、さらに詳細に説明す
る。
まず、リフレツシユ制御回路iの内部構成例を
第2図に示す。同図で0はリフレツシユ、pはク
ロツク信号、qはリフレツシユ・インターバル設
定レジスタ、rはリフレツシユ・カウンタ、sは
リフレツシユ・アドレス信号、tはリフレツシ
ユ・タイミング制御回路、jはリフレツシユ動作
要求信号1、kはリフレツシユ動作要求信号2、
lはリフレツシユ動作許可信号、mは外部に接続
されたメモリに対するリフレツシユ制御信号、μ
はリフレツシユ動作要求信号制御回路である。
第2図に示す。同図で0はリフレツシユ、pはク
ロツク信号、qはリフレツシユ・インターバル設
定レジスタ、rはリフレツシユ・カウンタ、sは
リフレツシユ・アドレス信号、tはリフレツシ
ユ・タイミング制御回路、jはリフレツシユ動作
要求信号1、kはリフレツシユ動作要求信号2、
lはリフレツシユ動作許可信号、mは外部に接続
されたメモリに対するリフレツシユ制御信号、μ
はリフレツシユ動作要求信号制御回路である。
次に第2図に示したリフレツシユ制御回路の動
作を説明する。リフレツシユ・タイマ0はクロツ
ク信号巾を入力とするタイマで一定時間ごとに
(その時間はリフレツシユ・インターバル設定レ
ジスタqに設定された値により現定される)リフ
レツシユ動作要求信号制御回路μに対してリフレ
ツシユ動作開始要求信号を送出する。リフレツシ
ユ動作要求信号制御回路μはアツプ/ダウン・カ
ウンタを内蔵しており内蔵カウンタはリフレツシ
ユ・タイマ0から送出されるリフレツシユ動作開
始要求信号によりカウント・アツプされ、リフレ
ツシユ動作が1回実行されるごとにカウント・ダ
ウンされる。リフレツシユ動作要求信号はこのリ
フレツシユ動作要求信号制御回路μから出力され
る。すなわち、リフレツシユ動作要求信号1jは内
蔵カウンタの内容が“1”以上の場合出力され、
リフレツシユ動作要求信号2kは内蔵カウンタの
内容が“8”になると出力される。
作を説明する。リフレツシユ・タイマ0はクロツ
ク信号巾を入力とするタイマで一定時間ごとに
(その時間はリフレツシユ・インターバル設定レ
ジスタqに設定された値により現定される)リフ
レツシユ動作要求信号制御回路μに対してリフレ
ツシユ動作開始要求信号を送出する。リフレツシ
ユ動作要求信号制御回路μはアツプ/ダウン・カ
ウンタを内蔵しており内蔵カウンタはリフレツシ
ユ・タイマ0から送出されるリフレツシユ動作開
始要求信号によりカウント・アツプされ、リフレ
ツシユ動作が1回実行されるごとにカウント・ダ
ウンされる。リフレツシユ動作要求信号はこのリ
フレツシユ動作要求信号制御回路μから出力され
る。すなわち、リフレツシユ動作要求信号1jは内
蔵カウンタの内容が“1”以上の場合出力され、
リフレツシユ動作要求信号2kは内蔵カウンタの
内容が“8”になると出力される。
また、リフレツシユ・カウンタrはリフレツシ
ユ・アドレスsを格納しておりリフレツシユ動作
が1回実行されるごとに内容が更新される。
ユ・アドレスsを格納しておりリフレツシユ動作
が1回実行されるごとに内容が更新される。
リフレツシユ・タイミング制御回路tはリフレ
ツシユ動作の実行を制御する回路で、リフレツシ
ユ動作許可信号lを受信するとその時のリフレツ
シユ動作要求信号の状態に応じて必要回数リフレ
ツシユ動作を実行する。すなわちリフレツシユ動
作要求信号1jのみが有効な場合には1回のリフ
レツシユ動作を実行し、リフレツシユ動作要求信
号2kが有効な場合には必要回数分(例えば8
回)リフレツシユ動作を実行する。リフレツシ
ユ・タイミング制御回路tは、リフレツシユ動作
期間中、リフレツシユ・カウンタrに対してリフ
レツシユ・アドレスsの出力を指示し、また外部
に接続されたメモリに対するリフレツシユ制御信
号を出力する。また、1回のリフレツシユ動作の
最後で、リフレツシユ・カウンタrの内容の更新
とリフレツシユ動作要求信号制御回路μの内蔵カ
ウンタの内容の更新を行なう。
ツシユ動作の実行を制御する回路で、リフレツシ
ユ動作許可信号lを受信するとその時のリフレツ
シユ動作要求信号の状態に応じて必要回数リフレ
ツシユ動作を実行する。すなわちリフレツシユ動
作要求信号1jのみが有効な場合には1回のリフ
レツシユ動作を実行し、リフレツシユ動作要求信
号2kが有効な場合には必要回数分(例えば8
回)リフレツシユ動作を実行する。リフレツシ
ユ・タイミング制御回路tは、リフレツシユ動作
期間中、リフレツシユ・カウンタrに対してリフ
レツシユ・アドレスsの出力を指示し、また外部
に接続されたメモリに対するリフレツシユ制御信
号を出力する。また、1回のリフレツシユ動作の
最後で、リフレツシユ・カウンタrの内容の更新
とリフレツシユ動作要求信号制御回路μの内蔵カ
ウンタの内容の更新を行なう。
次に、バス・アクセス要求調停回路nの構成例
を第3図に示す。同図において、fはバス・アク
セス要求信号、gは命令読み込み要求信号、jは
リフレツシユ動作要求信号1、kはリフレツシユ
動作要求信号2、lはリフレツシユ動作許可信
号、vはデータ・アクセス動作許可信号、wは命
令読み込み動作許可信号、xはバス・アクセス動
作開始信号、yはバス・アクセス動作終了信号、
zはバス・アクセス動作要求信号検査回路であ
る。
を第3図に示す。同図において、fはバス・アク
セス要求信号、gは命令読み込み要求信号、jは
リフレツシユ動作要求信号1、kはリフレツシユ
動作要求信号2、lはリフレツシユ動作許可信
号、vはデータ・アクセス動作許可信号、wは命
令読み込み動作許可信号、xはバス・アクセス動
作開始信号、yはバス・アクセス動作終了信号、
zはバス・アクセス動作要求信号検査回路であ
る。
以下に第3図に示したバス・アクセス要求調停
回路の動作を説明する。
回路の動作を説明する。
バス・アクセス要求調停回路nには以下に示す
4種類のバス・アクセス動作要求信号が入力され
る。
4種類のバス・アクセス動作要求信号が入力され
る。
●演算実行部aから送出されるデータ・アクセス
要求信号f ●命令先取り回路dから送出される命令読み込み
要求信号g ●リフレツシユ制御部iから送出されるリフレツ
シユ動作要求信号1j ●リフレツシユ制御部iから送出されるリフレツ
シユ動作要求信号2k これら4種類のバス・アクセス動作要求信号の
間に既に説明した通り、 リフレツシユ動作要求信号2k>データ・アク
セス要求信号f>命令読み込み要求信号g>リフ
レツシユ動作要求信号1j という順位の優先度があり、バス・アクセス要求
調停回路nはこれら4種類のバス・アクセス要求
信号のうち最も優先度の高い信号に対して許可信
号を送出するという動作を実行する。
要求信号f ●命令先取り回路dから送出される命令読み込み
要求信号g ●リフレツシユ制御部iから送出されるリフレツ
シユ動作要求信号1j ●リフレツシユ制御部iから送出されるリフレツ
シユ動作要求信号2k これら4種類のバス・アクセス動作要求信号の
間に既に説明した通り、 リフレツシユ動作要求信号2k>データ・アク
セス要求信号f>命令読み込み要求信号g>リフ
レツシユ動作要求信号1j という順位の優先度があり、バス・アクセス要求
調停回路nはこれら4種類のバス・アクセス要求
信号のうち最も優先度の高い信号に対して許可信
号を送出するという動作を実行する。
すなわち、バス・アクセス要求調停回路nはタ
イミング制御回路cからバス・アクセス動作終了
信号yが送出されてきた時点でバス・アクセス動
作要求信号検査回路zにより4種類のバス・アク
セス要求信号を検査し最も優先度の高い信号に対
して許可信号(データ・アクセス動作許可信号
v、命令読み込み動作許可信号w、リフレツシユ
動作許可信号l)を送出し、かつ、タイミング制
御回路cに対してバス・アクセス動作開始信号x
を送出し、バス・アクセス動作の実行を指示す
る。
イミング制御回路cからバス・アクセス動作終了
信号yが送出されてきた時点でバス・アクセス動
作要求信号検査回路zにより4種類のバス・アク
セス要求信号を検査し最も優先度の高い信号に対
して許可信号(データ・アクセス動作許可信号
v、命令読み込み動作許可信号w、リフレツシユ
動作許可信号l)を送出し、かつ、タイミング制
御回路cに対してバス・アクセス動作開始信号x
を送出し、バス・アクセス動作の実行を指示す
る。
以上説明したように、本発明はマイクロ・プロ
セツサ内部にメモリ・リフレツシユ機能を内蔵
し、マイクロ・プロセツサが外部に接続されたメ
モリまたは入出力素子に対してデータの読み出し
または書き込み動作を実行していない時、あるい
は一定期間メモリ・リフレツシユ動作が実行され
ない時のいずれかの場合にメモリ・リフレツシユ
動作が実行される様にしたもので、これにより、
マイクロ・プロセツサ外部にメモリ・リフレツシ
ユ動作を制御する理論回路を設ける必要がないと
共に、メモリ・リフレツシユ動作の実行によるマ
イクロ・プロセツサの処理能力低下を最小限に抑
える事ができ、かつ、確実にメモリ・リフレツシ
ユ動作が実行できるという利点が得られる。
セツサ内部にメモリ・リフレツシユ機能を内蔵
し、マイクロ・プロセツサが外部に接続されたメ
モリまたは入出力素子に対してデータの読み出し
または書き込み動作を実行していない時、あるい
は一定期間メモリ・リフレツシユ動作が実行され
ない時のいずれかの場合にメモリ・リフレツシユ
動作が実行される様にしたもので、これにより、
マイクロ・プロセツサ外部にメモリ・リフレツシ
ユ動作を制御する理論回路を設ける必要がないと
共に、メモリ・リフレツシユ動作の実行によるマ
イクロ・プロセツサの処理能力低下を最小限に抑
える事ができ、かつ、確実にメモリ・リフレツシ
ユ動作が実行できるという利点が得られる。
第1図は本発明の一実施例によるマイクロ・プ
ロセツサの内部構成例を示すブロツク図、第2図
は第1図中のリフレツシユ制御回路の内部構成例
を示すブロツク図、第3図は第1図中のバス・ア
クセス要求調停回路の内部構成例を示すブロツク
図である。第4図は従来のマイクロ・プロセツ
サ・システムのブロツク図である。 1……マイクロ・プロセツサ、2……リフレツ
シユ・コントローラ、3……メモリ、4……メモ
リ・アクセス信号、5……メモリ・リフレツシユ
制御信号、6……メモリ・リフレツシユ動作要求
信号、7……メモリ・リフレツシユ動作許可信
号、a……演算実行部、b……バス・インタフエ
ース制御部、c……タイミング制御回路、d……
命令先取り回路、e……バス・インタフエース回
路、f……データ・アクセス要求信号、g……命
令読み込み要求信号、h……メモリまたは入出力
素子に対するアクセス信号、i……リフレツシユ
制御部、j……リフレツシユ動作要求信号1、k
……リフレツシユ動作要求信号2、l……リフレ
ツシユ動作許可信号、m……メモリに対するリフ
レツシユ制御信号、n……バス・アクセス要求調
停回路、o……リフレツシユ・タイマ、p……ク
ロツク信号、q……リフレツシユ・インターバル
設定回路、r……リフレツシユ・カウンタ、s…
…リフレツシユ・アドレス信号、t……リフレツ
シユ・タイミング制御回路、μ……リフレツシユ
動作要求信号制御回路、v……データ・アクセス
動作許可信号、w……命令読み込み動作許可信
号、x……バス・アクセス動作開始信号、y……
バス・アクセス動作終了信号、z……バス・アク
セス動作要求信号検査回路。
ロセツサの内部構成例を示すブロツク図、第2図
は第1図中のリフレツシユ制御回路の内部構成例
を示すブロツク図、第3図は第1図中のバス・ア
クセス要求調停回路の内部構成例を示すブロツク
図である。第4図は従来のマイクロ・プロセツ
サ・システムのブロツク図である。 1……マイクロ・プロセツサ、2……リフレツ
シユ・コントローラ、3……メモリ、4……メモ
リ・アクセス信号、5……メモリ・リフレツシユ
制御信号、6……メモリ・リフレツシユ動作要求
信号、7……メモリ・リフレツシユ動作許可信
号、a……演算実行部、b……バス・インタフエ
ース制御部、c……タイミング制御回路、d……
命令先取り回路、e……バス・インタフエース回
路、f……データ・アクセス要求信号、g……命
令読み込み要求信号、h……メモリまたは入出力
素子に対するアクセス信号、i……リフレツシユ
制御部、j……リフレツシユ動作要求信号1、k
……リフレツシユ動作要求信号2、l……リフレ
ツシユ動作許可信号、m……メモリに対するリフ
レツシユ制御信号、n……バス・アクセス要求調
停回路、o……リフレツシユ・タイマ、p……ク
ロツク信号、q……リフレツシユ・インターバル
設定回路、r……リフレツシユ・カウンタ、s…
…リフレツシユ・アドレス信号、t……リフレツ
シユ・タイミング制御回路、μ……リフレツシユ
動作要求信号制御回路、v……データ・アクセス
動作許可信号、w……命令読み込み動作許可信
号、x……バス・アクセス動作開始信号、y……
バス・アクセス動作終了信号、z……バス・アク
セス動作要求信号検査回路。
Claims (1)
- 1 命令を実行し当該命令の実行の際にバス・ア
クセスが必要な場合にバス・アクセス要求を発行
する演算実行部と、所定周期で発行されるリフレ
ツシユ要求信号に応答して第1のリフレツシユ要
求を発行するリフレツシユ要求発行手段と、前記
演算実行部および前記リフレツシユ要求発行手段
に結合され、前記バス・アクセス要求が発行され
ていないときに発行される前記第1のリフレツシ
ユ要求に応答してリフレツシユ許可信号を発生し
前記バスアクセス要求が発行している時には前記
リフレツシユ要求の発行にかかわらず前記リフレ
ツシユ許可信号を発行しない制御手段と、前記リ
フレツシユ許可信号に応答してメモリに対するリ
フレツシユ動作を行なうリフレツシユ制御手段と
を備え、前記リフレツシユ要求発行手段は、前記
第1のリフレツシユ要求に対する前記リフレツシ
ユ許可信号が複数回発行されなかつたときに第2
のリフレツシユ要求を発行する手段を有し、前記
制御手段は前記第2のリフレツシユ要求に応答し
て前記バス・アクセス要求の発行の有無にかかわ
らず前記リフレツシユ許可信号を発生することを
特徴とするマイクロ・プロセツサ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59241002A JPS61120396A (ja) | 1984-11-15 | 1984-11-15 | マイクロ・プロセッサ |
EP85107211A EP0164735A3 (en) | 1984-06-11 | 1985-06-11 | A microprocessor having a dynamic memory refresh circuit |
US07/228,880 US4924381A (en) | 1984-06-11 | 1988-08-05 | Microprocessor having a dynamic memory refresh circuit |
US07/441,577 US4965722A (en) | 1984-06-11 | 1989-11-27 | Dynamic memory refresh circuit with a flexible refresh delay dynamic memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59241002A JPS61120396A (ja) | 1984-11-15 | 1984-11-15 | マイクロ・プロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61120396A JPS61120396A (ja) | 1986-06-07 |
JPH0443355B2 true JPH0443355B2 (ja) | 1992-07-16 |
Family
ID=17067865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59241002A Granted JPS61120396A (ja) | 1984-06-11 | 1984-11-15 | マイクロ・プロセッサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61120396A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6231090A (ja) * | 1985-07-31 | 1987-02-10 | Tokyo Juki Ind Co Ltd | ダイナミツクramのリフレツシユ方式 |
DE19956240A1 (de) * | 1999-11-23 | 2001-05-31 | Bosch Gmbh Robert | Verfahren zum Lesen und Auffrischen der Dateninhalte eines dynamischen Schreib-Lese-Speichers (DRAM) und Mikrocontroller mit einem Schreib-Lese-Speicher (RAM) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5178941A (en) * | 1974-12-31 | 1976-07-09 | Shimadzu Corp | Konpyuutano ram rifuretsushuhoshiki |
JPS544532A (en) * | 1977-06-13 | 1979-01-13 | Nec Corp | Automatic refresh device of idle-time retrieval type |
JPS5613587A (en) * | 1979-07-11 | 1981-02-09 | Toshiba Corp | Refreshment system |
JPS6194297A (ja) * | 1984-10-16 | 1986-05-13 | Matsushita Electric Ind Co Ltd | ダイナミツクメモリ−のリフレツシユ装置 |
-
1984
- 1984-11-15 JP JP59241002A patent/JPS61120396A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5178941A (en) * | 1974-12-31 | 1976-07-09 | Shimadzu Corp | Konpyuutano ram rifuretsushuhoshiki |
JPS544532A (en) * | 1977-06-13 | 1979-01-13 | Nec Corp | Automatic refresh device of idle-time retrieval type |
JPS5613587A (en) * | 1979-07-11 | 1981-02-09 | Toshiba Corp | Refreshment system |
JPS6194297A (ja) * | 1984-10-16 | 1986-05-13 | Matsushita Electric Ind Co Ltd | ダイナミツクメモリ−のリフレツシユ装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS61120396A (ja) | 1986-06-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |