JPS6210757A - プロセツサ制御方式 - Google Patents
プロセツサ制御方式Info
- Publication number
- JPS6210757A JPS6210757A JP15068085A JP15068085A JPS6210757A JP S6210757 A JPS6210757 A JP S6210757A JP 15068085 A JP15068085 A JP 15068085A JP 15068085 A JP15068085 A JP 15068085A JP S6210757 A JPS6210757 A JP S6210757A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processors
- contention
- control circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データバスを共有する複数のプロセッサからのアクセス
起動要求を競合制御により選択して実行を許可する計算
機システムにおいて、起動要求をもつプロセッサは、他
プロセツサが停止状態にあるとき競合制御動作を省略し
、起動時間を短縮する。
起動要求を競合制御により選択して実行を許可する計算
機システムにおいて、起動要求をもつプロセッサは、他
プロセツサが停止状態にあるとき競合制御動作を省略し
、起動時間を短縮する。
本発明は、複数のプロセッサを有する計算機システムの
プロセッサ制御方式に関するものであり。
プロセッサ制御方式に関するものであり。
特に複数のプロセッサがデータバスを共有する計算機シ
ステムにおいて、プロセッサからのアクセス起動要求を
受付は実行させるための制御方式に関する。
ステムにおいて、プロセッサからのアクセス起動要求を
受付は実行させるための制御方式に関する。
従来、複数のプロセッサが単一のデータバスに接続され
、メモリを共有している計算機システムでは、複数のプ
ロセッサによるメモリアクセスの競合を避けるため、一
時に一台のプロセッサのみがデータバスの使用を許可さ
れるようになっている。
、メモリを共有している計算機システムでは、複数のプ
ロセッサによるメモリアクセスの競合を避けるため、一
時に一台のプロセッサのみがデータバスの使用を許可さ
れるようになっている。
そのため、複数のプロセッサからメモリアクセスの起動
要求が出されているかどうかの競合チェックを行ない、
競合が起きていれば一定の規則に基づく競合制御を行な
って、常に一台のプロセッサにのみデータバスの使用権
、あるいはメモリのアクセス権を与える方法が多くとら
れている。
要求が出されているかどうかの競合チェックを行ない、
競合が起きていれば一定の規則に基づく競合制御を行な
って、常に一台のプロセッサにのみデータバスの使用権
、あるいはメモリのアクセス権を与える方法が多くとら
れている。
第４図は、このような従来システムの１例として２プロ
セツサシステムの構成例を示したものである。４０はプ
ロセッサＡ、４１はプロセッサ８゜４２は競合およびア
クセス制御回路、４３はデータバス、４４はマルチプレ
クサ、４５はＳＲＡＭ。
セツサシステムの構成例を示したものである。４０はプ
ロセッサＡ、４１はプロセッサ８゜４２は競合およびア
クセス制御回路、４３はデータバス、４４はマルチプレ
クサ、４５はＳＲＡＭ。
４６はＲＯＭ、４７はレジスタ、４８はＤＲＡＭ。
４９はハスアダプタ、５０は外部パスである。次に概略
的な動作機能を説明する。
的な動作機能を説明する。
プロセッサＡ、Ｂは、それぞれＳＲＡＭ４５゜ＲＯＭ４
６． レジスタ４７．ＤＲΔＭ４８等のメモリに対す
るアクセスが必要となったとき、競合およびアクセス制
御回路４２に起動要求信号を上げる。
６． レジスタ４７．ＤＲΔＭ４８等のメモリに対す
るアクセスが必要となったとき、競合およびアクセス制
御回路４２に起動要求信号を上げる。
競合およびアクセス制御回路４２は、プロセッサＡ、Ｂ
からの起動要求信号を検出して、競合チェックを行ない
、競合が生じた場合、プロセッサ間の優先順位を決定し
て一方のプロセッサを選択し、データバスおよびメモリ
に対するアクセス応答タイミング制御を行なう。
からの起動要求信号を検出して、競合チェックを行ない
、競合が生じた場合、プロセッサ間の優先順位を決定し
て一方のプロセッサを選択し、データバスおよびメモリ
に対するアクセス応答タイミング制御を行なう。
プロセッサＡ、Ｂの優先順位は種々の方法で設定できる
が、プロセッサＡ、Ｂが均等に動作することが望まれて
いる場合には、バスサイクルごとにプロセッサＡ、Ｂの
優先順位を切り替える方法をとるのが普通である。
が、プロセッサＡ、Ｂが均等に動作することが望まれて
いる場合には、バスサイクルごとにプロセッサＡ、Ｂの
優先順位を切り替える方法をとるのが普通である。
選択されたプロセッサ（たとえばＡとする）から出力さ
れるアドレスは、マルチプレクサ４４で選択され、各メ
モリへ印加される。
れるアドレスは、マルチプレクサ４４で選択され、各メ
モリへ印加される。
プロセッサＡとメモリ （たとえばＳＲＡＭ４５とする
）との間でデータバス４３を介してアクセスデータが伝
送され、ＳＲＡＭ４５のアクセス動作が終了すると、競
合およびアクセス制御回路４２は、プロセッサＡに対し
て応答信号を送り、終了を通知することにより起動要求
をクリアする。
）との間でデータバス４３を介してアクセスデータが伝
送され、ＳＲＡＭ４５のアクセス動作が終了すると、競
合およびアクセス制御回路４２は、プロセッサＡに対し
て応答信号を送り、終了を通知することにより起動要求
をクリアする。
他方、プロセッサからの起動要求がプロセッサ間の競合
を生じないものである場合にも、競合のチェックが行わ
れた後に起動要求は許可され、アクセスが実行される。
を生じないものである場合にも、競合のチェックが行わ
れた後に起動要求は許可され、アクセスが実行される。
第５図は、上述した第４図の従来例システムにおいて、
起動要求を行なったプロセンサＡと他のプロセッサとの
競合が生じていない場合にも一律の競合チェックの手順
を行った後に、アクセス応答タイミング制御を実行する
制御動作のシーケンスを示したものである。
起動要求を行なったプロセンサＡと他のプロセッサとの
競合が生じていない場合にも一律の競合チェックの手順
を行った後に、アクセス応答タイミング制御を実行する
制御動作のシーケンスを示したものである。
従来のデータバスを共有する複数のプロセッサを含む計
算機システムでは、１つのプロセッサからの起動要求が
、他のプロセッサの停止状態において競合なしに実行で
きる場合であっても、−律に競合チェックおよび優先選
択の手順による競合制御動作を行なっており、そのため
に無駄な時間が費されていた。
算機システムでは、１つのプロセッサからの起動要求が
、他のプロセッサの停止状態において競合なしに実行で
きる場合であっても、−律に競合チェックおよび優先選
択の手順による競合制御動作を行なっており、そのため
に無駄な時間が費されていた。
本発明は、複数のプロセッサのうち、一つのプロセッサ
を除く他のプロセッサ全てが停止状態にある場合に限り
、競合制御を省略し、動作時間を短縮するものである。
を除く他のプロセッサ全てが停止状態にある場合に限り
、競合制御を省略し、動作時間を短縮するものである。
そのため、各プロセッサのそれぞれから動作／停止の状
態を競合およびアクセス制御回路に通知する手段を設け
、競合およびアクセス制御回路は９あるプロセッサから
の起動要求を検出した時点で。
態を競合およびアクセス制御回路に通知する手段を設け
、競合およびアクセス制御回路は９あるプロセッサから
の起動要求を検出した時点で。
他のプロセッサの状態を判別し、他のプロセッサが全て
停止状態にあった場合には、起動要求を受は付けて１競
合制御を含まない制御シーケンスを実行する。この場合
、バス→ノ〜イクルが短い周期に変更される。
停止状態にあった場合には、起動要求を受は付けて１競
合制御を含まない制御シーケンスを実行する。この場合
、バス→ノ〜イクルが短い周期に変更される。
第１図（ｆｌ）は１本発明方式の原理的構成を例示的方
法で示したものである。
法で示したものである。
図において、１０はプロセッサＡ、１１はプロセッサＢ
、１２は競合およびアクセス制御回路。
、１２は競合およびアクセス制御回路。
１３はデータバス、１４はマルチプレクサ、１５はメモ
リ、１６Ａ、１６Ｂは起動要求信号、１７Ａ、１７Ｂは
応答信号、１８Ａ、１８Ｂは状態表示信号を表わす。
リ、１６Ａ、１６Ｂは起動要求信号、１７Ａ、１７Ｂは
応答信号、１８Ａ、１８Ｂは状態表示信号を表わす。
プロセッサＡ、Ｂは、それぞれメモリアクセス要求が生
じたとき、起動要求信号１６Ａ、１６Ｂを競合およびア
クセス制御回路１２へ送出する。
じたとき、起動要求信号１６Ａ、１６Ｂを競合およびア
クセス制御回路１２へ送出する。
また各プロセッサＡ、Ｂは、自プロセッサが動作中か停
止中かの状態を示す状態表示信号１８Ａ。
止中かの状態を示す状態表示信号１８Ａ。
１８Ｂを競合およびアクセス制御回路１２へ常時送出し
ている。
ている。
競合およびアクセス制御回路１２はプロセッサＡ、Ｂか
らの起動要求信号１６Ａ、１６Ｂおよび状態表示信号１
８Ａ、１８Ｂの値に基づき、対応する特定の制御動作を
実行する。
らの起動要求信号１６Ａ、１６Ｂおよび状態表示信号１
８Ａ、１８Ｂの値に基づき、対応する特定の制御動作を
実行する。
すなわち、起動要求信号を発信したプロセッサとは異な
る他方のプロセッサが停止状態にあって。
る他方のプロセッサが停止状態にあって。
その状態表示信号がＯＮの場合には、プロセッサからの
起動要求１３号に対して、ｖ１合制御動作を含まない制
御シーケンスを実行し、また上記他方のプロセッサがｔ
）１作状態にあれば、第５図に示されている従来システ
ムの場合と同様に、競合制御動作を含む制御シーケンス
を実行する。
起動要求１３号に対して、ｖ１合制御動作を含まない制
御シーケンスを実行し、また上記他方のプロセッサがｔ
）１作状態にあれば、第５図に示されている従来システ
ムの場合と同様に、競合制御動作を含む制御シーケンス
を実行する。
起動要求を許可されたプロセッサから出力されたアドレ
スは、マルチプレクサ１４で選択され。
スは、マルチプレクサ１４で選択され。
メモリ１５に印加される。プロセッサがメモリ１５へ書
き込むデータあるいはメモリ１５からプロセッサへ読み
出すデータは、データバス１３を介して転送される。競
合およびアクセス制御回路１２は、アクセス動作終了の
タイミングで、応答信号（１７Ａ、１７Ｂ）を制御対象
のプロセッサに送出し、起動要求信号をクリアさせる。
き込むデータあるいはメモリ１５からプロセッサへ読み
出すデータは、データバス１３を介して転送される。競
合およびアクセス制御回路１２は、アクセス動作終了の
タイミングで、応答信号（１７Ａ、１７Ｂ）を制御対象
のプロセッサに送出し、起動要求信号をクリアさせる。
第１図（ｂｌは、第１図（ａ）に示されている本発明の
構成による作用を説明するためのバスサイクルのタイム
チャートである。
構成による作用を説明するためのバスサイクルのタイム
チャートである。
３ （ｂｌの■は、プロセッサＡ、Ｂがいずれも動作状
態にあって、起動要求を競合制御され、順次のハスサイ
クルで交互に実行されている場合である。
態にあって、起動要求を競合制御され、順次のハスサイ
クルで交互に実行されている場合である。
図（ｂ）の■は、プロセッサＡが停止状態にあって。
プロセッサＢのみが各バスサイクルで実行する場合の従
来方式の例を２本発明方式との比較参照のために示した
ものである。この場合は、■の場合と同様に、各バスサ
イクルの最初の部分で競合制御動作が行なわれている。
来方式の例を２本発明方式との比較参照のために示した
ものである。この場合は、■の場合と同様に、各バスサ
イクルの最初の部分で競合制御動作が行なわれている。
図ｆｂｌの■は、■を本発明方式で実行した場合を示し
、各ハスサイクルでは競合制御動作が行なわれず、その
分パスサイクルの周期が短くなって。
、各ハスサイクルでは競合制御動作が行なわれず、その
分パスサイクルの周期が短くなって。
高速化が図られている。
（実施例〕
第２図は１本発明の１実施例構成を示したものである。
図において、２０はプロセッサＡ、２１はプロセッサＢ
、２２は競合およびアクセス制御回路。
、２２は競合およびアクセス制御回路。
２３はデータバス、２４はマルチプレクサ、２５はメモ
リ、２６Ａ、２６Ｂは起動要求信号、２７Ａ、２７Ｂは
応答信号、２８Ａ、２８Ｂは状態表示信号、２２１は競
合制御回路、２２２は応答タイミング制御回路、２２３
ないし２２６はＡＮＤ回路、２２７ないし２２９はＯＲ
回路であり、それぞれ第１図（ａ）のＩＯないし１８Ｔ
３に対応している。
リ、２６Ａ、２６Ｂは起動要求信号、２７Ａ、２７Ｂは
応答信号、２８Ａ、２８Ｂは状態表示信号、２２１は競
合制御回路、２２２は応答タイミング制御回路、２２３
ないし２２６はＡＮＤ回路、２２７ないし２２９はＯＲ
回路であり、それぞれ第１図（ａ）のＩＯないし１８Ｔ
３に対応している。
また、２３０Ａおよび２３０Ｂは、それぞれプロセッサ
ＡおよびＢが交互に動作する通常状態におけるプロセッ
サＡおよびＢのセレクト信号である。
ＡおよびＢが交互に動作する通常状態におけるプロセッ
サＡおよびＢのセレクト信号である。
２３１Ａおよび２３１Ｂは、それぞれ他方のプロセッサ
が停止している場合のプロセッサＡおよびＢのセレクト
信号である。
が停止している場合のプロセッサＡおよびＢのセレクト
信号である。
２３２Ａおよび２３２Ｂは、それぞれプロセッサＡおよ
びＢの応答を制御するセレクト信号である。
びＢの応答を制御するセレクト信号である。
そして２３３は、応答タイミング制御回路に対するスタ
ート信号である。
ート信号である。
プロセ、すＡ、 Ｂがいずれも動作状態にある通常の
場合には、プロセッサＡ、 Ｂからの起動要求信号２
６Ａ、２６Ｂは、直接、競合制御回路２２１に送出され
、競合制御により選択されたプロセッサＡあるいはＢに
対応して、セレクト信号２３０Ａあるいは２３０Ｂが、
それぞれＯＲ回路２２７あるいは２２８へ出力される。
場合には、プロセッサＡ、 Ｂからの起動要求信号２
６Ａ、２６Ｂは、直接、競合制御回路２２１に送出され
、競合制御により選択されたプロセッサＡあるいはＢに
対応して、セレクト信号２３０Ａあるいは２３０Ｂが、
それぞれＯＲ回路２２７あるいは２２８へ出力される。
ＯＲ回路２２７あるいは２２８へ出力されたセレクト信
号は、さらにＯＲ回路２２９を経てスタート信号２３３
となり、応答タイミング制御回路２２２を起動するため
に使用される。
号は、さらにＯＲ回路２２９を経てスタート信号２３３
となり、応答タイミング制御回路２２２を起動するため
に使用される。
またＯＲ回路２２７あるいは２２８から出力されたセレ
クト信号２３２Ａあるいは２３２Ｂは。
クト信号２３２Ａあるいは２３２Ｂは。
それぞれＡＮＤ回路２２５と２２６に入力され。
応答タイミング制御回路２２２から出力される応答信号
を、対応する一方のプロセッサ（先に選択されたプロセ
ッサ）に応答信号（１７Ａ、１７Ｂの一方）を印加する
ための制御選択に使用される。
を、対応する一方のプロセッサ（先に選択されたプロセ
ッサ）に応答信号（１７Ａ、１７Ｂの一方）を印加する
ための制御選択に使用される。
ところで、プロセッサＡ、Ｂの一方が停止状態にある場
合には、対応する状態表示信号（２８Ａ。
合には、対応する状態表示信号（２８Ａ。
２８Ｂ）がＡＮＤ回路２２３，２２４の入力に印加され
る。この結果、他方のプロセッサから起動要求信号（２
６Ａ、２６Ｂの一方）が出力されると、ＡＮＤ回路２２
３，２２４の一方に出力が生じ、ＯＲ回路２２７．２２
８の対応する一方にセレクト信号が与えられる。すなわ
ち、！１合制御回路２２１はバイパスされて、ＯＲ回路
２２９を経てスタート信号２３３が応答タイミング制御
回路２２２に印加される。
る。この結果、他方のプロセッサから起動要求信号（２
６Ａ、２６Ｂの一方）が出力されると、ＡＮＤ回路２２
３，２２４の一方に出力が生じ、ＯＲ回路２２７．２２
８の対応する一方にセレクト信号が与えられる。すなわ
ち、！１合制御回路２２１はバイパスされて、ＯＲ回路
２２９を経てスタート信号２３３が応答タイミング制御
回路２２２に印加される。
第３図は、第２図に示す実施例構成による上述した制御
動作のシーケンスをタイミングチャートで示したもので
ある。
動作のシーケンスをタイミングチャートで示したもので
ある。
〔発明の効果〕
本発明によれば、簡単な構成により、複数のプロセッサ
中の１つのプロセッサのみが動作状態にある場合の処理
速度を大幅に向上させることができ、シーケンスの高性
能化を図ることができる。
中の１つのプロセッサのみが動作状態にある場合の処理
速度を大幅に向上させることができ、シーケンスの高性
能化を図ることができる。
第１図（ａｌは本発明の原理的構成図、第１図（ｂ）は
第１図（ａｌの構成による本発明の詳細な説明図、第２
図は本発明の１実施例システムの構成図、第３図は第２
図の実施例システムの制御動作シーケンスを示すタイミ
ングチャート、第４図は従来例システムの構成図、第５
図は第４図の従来例システムの制御動作シーケンスを示
すタイミングチャートである。 第１図（ａｌ中１ １０：プロセッサＡ １１：プロセッサＢ １２：競合およびアクセス制御回路 １３：データパス １６Ａ、ｉｓＢ：起動要求信号 １７Ａ、１７Ｂ：応答信号 １８Ａ、１８Ｂ：状態表示信号 特許出願人 パナファコム株式会社代理人弁理士
長谷用 文 廣（外１名）本摺５り月オｇ４ ｐ７ｆ
、 Ｗ臼つ２船乃隔猶 １ 品（０） ハ゛スザイクｊレーー− ト莞朗偽作弔 第１図（ｂ） 馬２仄 策刈り列ン又丁ムの■１１作−−４乍シーγンス力 ３
Ｉ２１ 礼干イ列ンスヂムの聾１１債１糟の４千シーケン又集５
ｍ
第１図（ａｌの構成による本発明の詳細な説明図、第２
図は本発明の１実施例システムの構成図、第３図は第２
図の実施例システムの制御動作シーケンスを示すタイミ
ングチャート、第４図は従来例システムの構成図、第５
図は第４図の従来例システムの制御動作シーケンスを示
すタイミングチャートである。 第１図（ａｌ中１ １０：プロセッサＡ １１：プロセッサＢ １２：競合およびアクセス制御回路 １３：データパス １６Ａ、ｉｓＢ：起動要求信号 １７Ａ、１７Ｂ：応答信号 １８Ａ、１８Ｂ：状態表示信号 特許出願人 パナファコム株式会社代理人弁理士
長谷用 文 廣（外１名）本摺５り月オｇ４ ｐ７ｆ
、 Ｗ臼つ２船乃隔猶 １ 品（０） ハ゛スザイクｊレーー− ト莞朗偽作弔 第１図（ｂ） 馬２仄 策刈り列ン又丁ムの■１１作−−４乍シーγンス力 ３
Ｉ２１ 礼干イ列ンスヂムの聾１１債１糟の４千シーケン又集５
ｍ
Claims (1)
- 【特許請求の範囲】 データバス（１３）を共有する複数のプロセッサ（１０
、１１）で構成され、競合およびアクセス制御回路（１
２）をそなえている計算機システムにおいて、上記複数
のプロセッサ（１０、１１）の各々は、競合およびアク
セス制御回路（１２）に対して、必要時に起動要求信号
を送出するとともに、自プロセッサが動作あるいは停止
のいずれの状態にあるか否かを示す状態表示信号を常時
送出し、 競合およびアクセス制御回路（１２）は、複数のプロセ
ッサ（１０、１１）の各々から送出された起動要求信号
および状態表示信号を検出し、１つのプロセッサのみが
起動要求信号を送出し、残りのプロセッサが停止状態に
あることを示す状態表示信号を送出している場合には、
競合制御動作を省略して直ちにアクセス制御動作を実行
することを特徴とするプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15068085A JPS6210757A (ja) | 1985-07-09 | 1985-07-09 | プロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15068085A JPS6210757A (ja) | 1985-07-09 | 1985-07-09 | プロセツサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6210757A true JPS6210757A (ja) | 1987-01-19 |
Family
ID=15502121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15068085A Pending JPS6210757A (ja) | 1985-07-09 | 1985-07-09 | プロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334240A (ja) * | 1992-05-29 | 1993-12-17 | Hitachi Ltd | 競合処理の優先制御方法および優先制御回路 |
| US6404027B1 (en) * | 2000-02-07 | 2002-06-11 | Agere Systems Guardian Corp. | High dielectric constant gate oxides for silicon-based devices |
-
1985
- 1985-07-09 JP JP15068085A patent/JPS6210757A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334240A (ja) * | 1992-05-29 | 1993-12-17 | Hitachi Ltd | 競合処理の優先制御方法および優先制御回路 |
| US6404027B1 (en) * | 2000-02-07 | 2002-06-11 | Agere Systems Guardian Corp. | High dielectric constant gate oxides for silicon-based devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4797815A (en) | Interleaved synchronous bus access protocol for a shared memory multi-processor system | |
| US4245301A (en) | Information processing system | |
| EP0172522B1 (en) | Data processing machine suitable for high-speed processing | |
| JPS62162146A (ja) | マルチプロセッサシステムの試験方法 | |
| RU2137182C1 (ru) | Выполнение инструкции обработки данных | |
| JPH07104842B2 (ja) | 外部記憶装置の割込み制御方式 | |
| JPS6210757A (ja) | プロセツサ制御方式 | |
| US5978897A (en) | Sequence operation processor employing multi-port RAMs for simultaneously reading and writing | |
| JPH0221619B2 (ja) | ||
| EP0376003A2 (en) | Multiprocessing system with interprocessor communications facility | |
| JPH05189232A (ja) | 自動化装置およびその作動方法 | |
| JPS59229662A (ja) | 共有メモリ制御回路 | |
| SU1124275A1 (ru) | Устройство микропроцессорной св зи | |
| JPH05282244A (ja) | 情報処理装置 | |
| JPH0962610A (ja) | Ｄｍａコントローラ | |
| JP3157662B2 (ja) | Ｌｓｉ診断制御回路 | |
| JPH0716190Y2 (ja) | 自動販売機の制御装置 | |
| RU2018944C1 (ru) | Устройство для сопряжения эвм с внешними объектами | |
| JPH04333963A (ja) | 障害処理方式 | |
| JP2667285B2 (ja) | 割込制御装置 | |
| JP2567833B2 (ja) | 割込み検出方式 | |
| JP2803270B2 (ja) | Ｓｃｓｉホストアダプタ回路 | |
| JP3211694B2 (ja) | マルチプロセッサ接続方式 | |
| JPS59225426A (ja) | 入出力制御装置 | |
| JPH0317143B2 (ja) |