JPH0439158B2 - - Google Patents
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- JPH0439158B2 JPH0439158B2 JP59232733A JP23273384A JPH0439158B2 JP H0439158 B2 JPH0439158 B2 JP H0439158B2 JP 59232733 A JP59232733 A JP 59232733A JP 23273384 A JP23273384 A JP 23273384A JP H0439158 B2 JPH0439158 B2 JP H0439158B2
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- JP
- Japan
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- signal
- level
- transistor
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- circuit
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000015654 memory Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置特にWE（ライトイ
ネーブルバー）信号の入力回路に関する。
ネーブルバー）信号の入力回路に関する。
〔従来の技術〕
半導体記憶装置の外部信号には、、
OE、などがあり、これらの信号及びアドレ
ス信号を受けてメモリセルをアクセスし、該セル
に対するリード（読取り）ライト（書込み）を行
なう。本発明はこの信号の入力回路に係り、
この入力回路は端子に与えられるTTLレベル
即ちＨレベルは2.4V乃至それ以上、Ｌレベルは
0.8V乃至それ以下の信号を受けてMOSレベ
ル即ちＨレベルは電源Vcc（5V）、Ｌレベルは電
源Vss（0V）へのレベル変換を行ない、レベル変
換後の出力信号で書込み系クロツク発生回路を動
作させる。
OE、などがあり、これらの信号及びアドレ
ス信号を受けてメモリセルをアクセスし、該セル
に対するリード（読取り）ライト（書込み）を行
なう。本発明はこの信号の入力回路に係り、
この入力回路は端子に与えられるTTLレベル
即ちＨレベルは2.4V乃至それ以上、Ｌレベルは
0.8V乃至それ以下の信号を受けてMOSレベ
ル即ちＨレベルは電源Vcc（5V）、Ｌレベルは電
源Vss（0V）へのレベル変換を行ない、レベル変
換後の出力信号で書込み系クロツク発生回路を動
作させる。
信号がＨ（ハイ）レベルということはメモ
リは読取りモードであるということであり、アド
レス信号により選択されたメモリセルの記憶情報
が外部へ読出される。第５図はダイナミツク
RAMのデータ読出し回路の出力段と信号の
入力回路を示し、１０は該入力回路、２０は該出
力段である。これらは電源高電位線l1と電源低電
位線l2間に接続される。入力回路１０はゲートソ
ースを短絡したデイプリーシヨン型MOSトラン
ジスタＱ１とエンハンスメント型MOSトランジ
スタＱ２とを直列に接続してなり、この直列接続
点Ｎ１を出力端とするインバータである。入力の
WE信号はトランジスタＱ２のゲートに入り、該
信号がＨレベルでトランジスタＱ２の閾値を超え
ればＱ２はオン、出力即ちノードＮ１のレベルは
Ｌレベル（Vss）、該信号がＬ（ロー）レベルでト
ランジスタＱ２の閾値以下であればＱ２はオフ、
出力はＨレベル（Vcc）になる。
リは読取りモードであるということであり、アド
レス信号により選択されたメモリセルの記憶情報
が外部へ読出される。第５図はダイナミツク
RAMのデータ読出し回路の出力段と信号の
入力回路を示し、１０は該入力回路、２０は該出
力段である。これらは電源高電位線l1と電源低電
位線l2間に接続される。入力回路１０はゲートソ
ースを短絡したデイプリーシヨン型MOSトラン
ジスタＱ１とエンハンスメント型MOSトランジ
スタＱ２とを直列に接続してなり、この直列接続
点Ｎ１を出力端とするインバータである。入力の
WE信号はトランジスタＱ２のゲートに入り、該
信号がＨレベルでトランジスタＱ２の閾値を超え
ればＱ２はオン、出力即ちノードＮ１のレベルは
Ｌレベル（Vss）、該信号がＬ（ロー）レベルでト
ランジスタＱ２の閾値以下であればＱ２はオフ、
出力はＨレベル（Vcc）になる。
出力段２０は、エンハンスメント型のMOSト
ランジスタＱ１１，Ｑ１２を直列に接続してなり
その直列接続点を出力端Doutとする出力回路と、
その駆動回路２２からなる。φS、φRは出力動作
をするための駆動回路２２のセツト、リセツトク
ロツクでセル情報によつてDoutをＨ、Ｌにする。
即ち、駆動回路２２はそのクロツクφSが立ち上
り、セルの情報が“１”のとき信号N11をＨ、信
号N12をＬとし、この結果トランジスタＱ１１は
オン、Ｑ１２はオフで、出力Dout（こゝではノー
ドとそのレベルは同じ符号で示す）はＨレベル
（Vcc）にある。セルの情報が“０”でクロツク
φSが立上ると駆動回路２２の出力信号N12がＨ、
N11はＬ、トランジスタＱ１１はオフ、Ｑ１２は
オンになり、出力DoutはＬになる。出力駆動回
路２２は、かくしてクロツク信号φSにより読出し
データを取込んで、リセツト信号φR到来時まで
そのデータを保持し、且つそれに応じて出力回路
を駆動し続ける。
ランジスタＱ１１，Ｑ１２を直列に接続してなり
その直列接続点を出力端Doutとする出力回路と、
その駆動回路２２からなる。φS、φRは出力動作
をするための駆動回路２２のセツト、リセツトク
ロツクでセル情報によつてDoutをＨ、Ｌにする。
即ち、駆動回路２２はそのクロツクφSが立ち上
り、セルの情報が“１”のとき信号N11をＨ、信
号N12をＬとし、この結果トランジスタＱ１１は
オン、Ｑ１２はオフで、出力Dout（こゝではノー
ドとそのレベルは同じ符号で示す）はＨレベル
（Vcc）にある。セルの情報が“０”でクロツク
φSが立上ると駆動回路２２の出力信号N12がＨ、
N11はＬ、トランジスタＱ１１はオフ、Ｑ１２は
オンになり、出力DoutはＬになる。出力駆動回
路２２は、かくしてクロツク信号φSにより読出し
データを取込んで、リセツト信号φR到来時まで
そのデータを保持し、且つそれに応じて出力回路
を駆動し続ける。
トランジスタＱ１２がオンになつて出力Dout
がＬになると、電流がDout、Ｑ１２、Vssの経路
で流れる。電源配線には抵抗があり、図面ではこ
れをＲで表わす。出力段のトランジスタＱ１２が
オンになつて上記経路で流れる電流は比較的大き
く、このため上記抵抗ＲによりVss配線l2のレベ
ルがVssつまり０ボルトから浮き上るという現象
が見られる。第６図のVss1は、このVss配線のレ
ベル浮き上りを示す。一方、信号は０ボルト
に対しＬレベル（V1L）なら0.8V以下、Ｈレベル
（V1H）なら2.4V以上であつて不変であるから、
Vss配線l2のレベルが上るとＨレベルでもトラン
ジスタＱ２がオンせず、ノードＮ１がＬ出力を生
じないという問題がある。入力回路の出力Ｎ１が
Ｌレベルでない、従つてＨレベルであるとこれは
書込みモードであり、書込み系が動作してメモリ
は書込みを行なう恐れがある。しかも書込み系
（図示しない）にはラツチ機能があるので、一旦
Ｈレベル出力が生じるとこれがラツチされ誤書込
みが確実になる。
がＬになると、電流がDout、Ｑ１２、Vssの経路
で流れる。電源配線には抵抗があり、図面ではこ
れをＲで表わす。出力段のトランジスタＱ１２が
オンになつて上記経路で流れる電流は比較的大き
く、このため上記抵抗ＲによりVss配線l2のレベ
ルがVssつまり０ボルトから浮き上るという現象
が見られる。第６図のVss1は、このVss配線のレ
ベル浮き上りを示す。一方、信号は０ボルト
に対しＬレベル（V1L）なら0.8V以下、Ｈレベル
（V1H）なら2.4V以上であつて不変であるから、
Vss配線l2のレベルが上るとＨレベルでもトラン
ジスタＱ２がオンせず、ノードＮ１がＬ出力を生
じないという問題がある。入力回路の出力Ｎ１が
Ｌレベルでない、従つてＨレベルであるとこれは
書込みモードであり、書込み系が動作してメモリ
は書込みを行なう恐れがある。しかも書込み系
（図示しない）にはラツチ機能があるので、一旦
Ｈレベル出力が生じるとこれがラツチされ誤書込
みが確実になる。
本発明はかゝる点を改善し、出力電流による
Vss配線l2の電位浮き上りがあつても入力回
路の誤動作がないようにしようとするものであ
る。
Vss配線l2の電位浮き上りがあつても入力回
路の誤動作がないようにしようとするものであ
る。
本発明は、電源低電位線に接続され、TTLレ
ベルのライトイネーブルバー信号を入力される
MOSトランジスタＱ２を備えて、該信号のハイ
レベル、ローレベルに応じてMOSレベルのその
反転信号を出力する入力回路と、該電源低電位線
に接続される出力段トランジスタＱ１２を備え、
該出力段トランジスタＱ１２をオンにしてローレ
ベルの出力を生じる出力回路とを有する半導体記
憶装置において、前記入力回路のトランジスタＱ
２に並列に、前記出力段トランジスタＱ１２がオ
ンのときオンになるトランジスタＱ３を接続して
なることを特徴とするものである。
ベルのライトイネーブルバー信号を入力される
MOSトランジスタＱ２を備えて、該信号のハイ
レベル、ローレベルに応じてMOSレベルのその
反転信号を出力する入力回路と、該電源低電位線
に接続される出力段トランジスタＱ１２を備え、
該出力段トランジスタＱ１２をオンにしてローレ
ベルの出力を生じる出力回路とを有する半導体記
憶装置において、前記入力回路のトランジスタＱ
２に並列に、前記出力段トランジスタＱ１２がオ
ンのときオンになるトランジスタＱ３を接続して
なることを特徴とするものである。
第１図で説明するとＱ１，Ｑ２は第５図で説明
した入力回路のMOSトランジスタであり、メモ
リチツプの端子ピンに加えられる信号はトラ
ンジスタＱ２のゲートに入力する。ノードＮ１の
出力は書込み系クロツク発生回路１２に加わり、
各種クロツクを発生させてこれらを書込み系各回
路１４に入力させる。RSTはリセツト信号で、
回路１２のクロツク発生を停止させる。本発明で
は入力回路１０のトランジスタＱ２に並列にトラ
ンジスタＱ３を接続し、このエンハンスメント型
MOSトランジスタＱ３のゲートに信号を加える。
信号φDは駆動回路２０の入力信号φSそのもの
とする、或いはφSと共に立上り、やがて（Vss
配線l2の浮き上りが終了した時点で）立下る信号
とする。メモリにはトランジスタＱ１２またはＱ
１１がオンである状態（出力保持状態）では
信号が入力しても（変つても）それは受付けない
型のものと、出力段トランジスタＱ１２またはＱ
１１がオンである状態で信号を受付け、ライ
ト動作可能なものがあるが、は前者に、は後
者に対するものである。第２図はのφDを発生
する回路を示す。
した入力回路のMOSトランジスタであり、メモ
リチツプの端子ピンに加えられる信号はトラ
ンジスタＱ２のゲートに入力する。ノードＮ１の
出力は書込み系クロツク発生回路１２に加わり、
各種クロツクを発生させてこれらを書込み系各回
路１４に入力させる。RSTはリセツト信号で、
回路１２のクロツク発生を停止させる。本発明で
は入力回路１０のトランジスタＱ２に並列にトラ
ンジスタＱ３を接続し、このエンハンスメント型
MOSトランジスタＱ３のゲートに信号を加える。
信号φDは駆動回路２０の入力信号φSそのもの
とする、或いはφSと共に立上り、やがて（Vss
配線l2の浮き上りが終了した時点で）立下る信号
とする。メモリにはトランジスタＱ１２またはＱ
１１がオンである状態（出力保持状態）では
信号が入力しても（変つても）それは受付けない
型のものと、出力段トランジスタＱ１２またはＱ
１１がオンである状態で信号を受付け、ライ
ト動作可能なものがあるが、は前者に、は後
者に対するものである。第２図はのφDを発生
する回路を示す。
第２図でＱ２１〜Ｑ３１はMOSトランジスタ
で、電源Vcc、Vss間に図示のように接続され
る。φS及びφRは駆動回路２２へ与えられる前記
セツト信号及びリセツト信号で、本回路ではトラ
ンジスタＱ２４とＱ２６、及びＱ２１とＱ２７と
Ｑ２８へ与えられる。
で、電源Vcc、Vss間に図示のように接続され
る。φS及びφRは駆動回路２２へ与えられる前記
セツト信号及びリセツト信号で、本回路ではトラ
ンジスタＱ２４とＱ２６、及びＱ２１とＱ２７と
Ｑ２８へ与えられる。
第３図を参照しながら動作を説明すると、信号
φSが立上り、φRが立下ると前述のように出力
Doutは立下る。それ迄は信号φRがＨ、φSがＬな
ので、トランジスタＱ２１，Ｑ２７，Ｑ２８はオ
ン、Ｑ２６，Ｑ２９はオフ、Ｑ３１はオン、信号
φ3はＬ、トランジスタＱ２２，Ｑ２５はオフで
ある。またトランジスタＱ２３はオンであるから
トランジスタＱ２４はオン、φSはＬであるから
φDもＬである。コンデンサＣはトランジスタＱ
２８，Ｑ２９側を正にして電源Vccにより充電さ
れている。
φSが立上り、φRが立下ると前述のように出力
Doutは立下る。それ迄は信号φRがＨ、φSがＬな
ので、トランジスタＱ２１，Ｑ２７，Ｑ２８はオ
ン、Ｑ２６，Ｑ２９はオフ、Ｑ３１はオン、信号
φ3はＬ、トランジスタＱ２２，Ｑ２５はオフで
ある。またトランジスタＱ２３はオンであるから
トランジスタＱ２４はオン、φSはＬであるから
φDもＬである。コンデンサＣはトランジスタＱ
２８，Ｑ２９側を正にして電源Vccにより充電さ
れている。
この状態で信号φSが立上り、φRが立下ると、
オンであるトランジスタＱ２４を通して信号φSと
共に信号φDが立上る。またトランジスタＱ２７，
Ｑ２８がオフ、Ｑ２６がオンになり、ノードφ1
の電位が立上る。これはTrQ２９がONになるま
での間トランジスタＱ３１をオンに維持し、信号
φ3をなおＬレベルに維持するが、トランジスタ
Ｑ２９がオンになるとノードφ2の電位が立下り、
やがてトランジスタＱ３１がオフになり、ノード
φ3の電位が立上る。信号φ3が立上るとトランジ
スタＱ２２，Ｑ２５がオンになり、ノードφ4の
電位が立下り、信号φDも立下る。こうして信号
φDは信号φSの立上りと共に立上るがやがて立下
り、一時的に発生するパルスとなる。このパルス
発生期間はコンデンサＣの容量により設定でき
る。
オンであるトランジスタＱ２４を通して信号φSと
共に信号φDが立上る。またトランジスタＱ２７，
Ｑ２８がオフ、Ｑ２６がオンになり、ノードφ1
の電位が立上る。これはTrQ２９がONになるま
での間トランジスタＱ３１をオンに維持し、信号
φ3をなおＬレベルに維持するが、トランジスタ
Ｑ２９がオンになるとノードφ2の電位が立下り、
やがてトランジスタＱ３１がオフになり、ノード
φ3の電位が立上る。信号φ3が立上るとトランジ
スタＱ２２，Ｑ２５がオンになり、ノードφ4の
電位が立下り、信号φDも立下る。こうして信号
φDは信号φSの立上りと共に立上るがやがて立下
り、一時的に発生するパルスとなる。このパルス
発生期間はコンデンサＣの容量により設定でき
る。
第４図は第３図と同様な図であるが、出力
Dout、Vssのレベル変化などを示しており、信号
φDの幅はレベル変化Vss1の期間より大に選ぶこ
とを示している。
Dout、Vssのレベル変化などを示しており、信号
φDの幅はレベル変化Vss1の期間より大に選ぶこ
とを示している。
Vss線l2のレベル変化はメモリの他の回路にも
同様に加わるが、他の回路では格別問題を生じな
い。即ち他の回路では出力保持期間中はアクテイ
ブである、或いはアドレス等のようにラツチされ
ていて該レベル変化の影響を受けない状態にあ
る、等の理由で、悪影響はない。書込み系だけが
このときインアクテイブにあり、しかもその入力
回路の入力信号はTTLレベルであるからVss線
のレベル変動で逆の（ＨをＬに）判定をする恐れ
がある。
同様に加わるが、他の回路では格別問題を生じな
い。即ち他の回路では出力保持期間中はアクテイ
ブである、或いはアドレス等のようにラツチされ
ていて該レベル変化の影響を受けない状態にあ
る、等の理由で、悪影響はない。書込み系だけが
このときインアクテイブにあり、しかもその入力
回路の入力信号はTTLレベルであるからVss線
のレベル変動で逆の（ＨをＬに）判定をする恐れ
がある。
以上説明したように本発明によればVss配線の
レベル変動による信号入力回路の誤動作を防
止することができ、MOSメモリの信頼性向上に
寄与することができる。
レベル変動による信号入力回路の誤動作を防
止することができ、MOSメモリの信頼性向上に
寄与することができる。
第１図は本発明を説明する回路図、第２図は信
号φDの発生回路図、第３図及び第４図は動作説
明用波形図、第５図は従来回路を説明する回路
図、第６図はその動作説明用波形図である。 図面で、１０は入力回路、２０は出力回路、l2
は電源低電位線である。
号φDの発生回路図、第３図及び第４図は動作説
明用波形図、第５図は従来回路を説明する回路
図、第６図はその動作説明用波形図である。 図面で、１０は入力回路、２０は出力回路、l2
は電源低電位線である。
Claims (1)
- 【特許請求の範囲】 １ 電源低電位線に接続され、TTLレベルのラ
イトイネーブルバー信号を入力されるMOSトラ
ンジスタを備えて、該信号のハイレベル、ローレ
ベルに応じてMOSレベルのその反転信号を出力
する入力回路と、 該電源低電位線に接続される出力段トランジス
タを備え、該出力段トランジスタをオンにしてロ
ーレベルの出力を生じる出力回路とを有する半導
体記憶装置において、 前記入力回路のトランジスタに並列に、前記出
力段トランジスタがオンのときオンになるトラン
ジスタを接続してなることを特徴とする半導体記
憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232733A JPS61110396A (ja) | 1984-11-05 | 1984-11-05 | 半導体記憶装置 |
| DE8585307971T DE3581888D1 (de) | 1984-11-05 | 1985-11-04 | Halbleiterspeicheranordnung. |
| EP85307971A EP0181177B1 (en) | 1984-11-05 | 1985-11-04 | A semiconductor memory device |
| KR1019850008230A KR900007999B1 (ko) | 1984-11-05 | 1985-11-05 | 반도체 메모리 장치 |
| US07/484,474 US4970693A (en) | 1984-11-05 | 1990-02-23 | Semiconductor memory device with internal control signal based upon output timing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232733A JPS61110396A (ja) | 1984-11-05 | 1984-11-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110396A JPS61110396A (ja) | 1986-05-28 |
| JPH0439158B2 true JPH0439158B2 (ja) | 1992-06-26 |
Family
ID=16943925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59232733A Granted JPS61110396A (ja) | 1984-11-05 | 1984-11-05 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4970693A (ja) |
| EP (1) | EP0181177B1 (ja) |
| JP (1) | JPS61110396A (ja) |
| KR (1) | KR900007999B1 (ja) |
| DE (1) | DE3581888D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0197014A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体集積回路 |
| JP2777136B2 (ja) * | 1988-03-08 | 1998-07-16 | 株式会社東芝 | 半導体集積回路の誤動作防止回路 |
| JPH01238217A (ja) * | 1988-03-18 | 1989-09-22 | Toshiba Corp | 半導体集積回路の誤動作防止回路 |
| US5206833A (en) * | 1988-09-12 | 1993-04-27 | Acer Incorporated | Pipelined dual port RAM |
| JPH0756749B2 (ja) * | 1989-09-29 | 1995-06-14 | 株式会社東芝 | 機能選択回路 |
| TW198135B (ja) * | 1990-11-20 | 1993-01-11 | Oki Electric Ind Co Ltd | |
| US5485430A (en) * | 1992-12-22 | 1996-01-16 | Sgs-Thomson Microelectronics, Inc. | Multiple clocked dynamic sense amplifier |
| JP2605576B2 (ja) * | 1993-04-02 | 1997-04-30 | 日本電気株式会社 | 同期型半導体メモリ |
| KR940026946A (ko) * | 1993-05-12 | 1994-12-10 | 김광호 | 데이타출력 확장방법과 이를 통한 신뢰성있는 유효데이타의 출력이 이루어지는 반도체집적회로 |
| JPH0715312A (ja) * | 1993-06-15 | 1995-01-17 | Fujitsu Ltd | 半導体記憶装置 |
| JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| US5550783A (en) * | 1995-04-19 | 1996-08-27 | Alliance Semiconductor Corporation | Phase shift correction circuit for monolithic random access memory |
| US8193599B2 (en) * | 2009-09-02 | 2012-06-05 | Himax Semiconductor, Inc. | Fabricating method and structure of a wafer level module |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4165541A (en) * | 1977-12-12 | 1979-08-21 | Fairchild Camera And Instrument Corporation | Serial-parallel-serial charge-coupled device memory having interlacing and ripple clocking of the parallel shift registers |
| US4337525A (en) * | 1979-04-17 | 1982-06-29 | Nippon Electric Co., Ltd. | Asynchronous circuit responsive to changes in logic level |
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| US4585955B1 (en) * | 1982-12-15 | 2000-11-21 | Tokyo Shibaura Electric Co | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
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