JPH04370929A - ドライエッチング方法 - Google Patents
ドライエッチング方法Info
- Publication number
- JPH04370929A JPH04370929A JP14886191A JP14886191A JPH04370929A JP H04370929 A JPH04370929 A JP H04370929A JP 14886191 A JP14886191 A JP 14886191A JP 14886191 A JP14886191 A JP 14886191A JP H04370929 A JPH04370929 A JP H04370929A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- trench
- mask
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 14
- 238000001312 dry etching Methods 0.000 title claims description 6
- 238000005530 etching Methods 0.000 claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000001020 plasma etching Methods 0.000 claims description 4
- 238000012544 monitoring process Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000000295 emission spectrum Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004993 emission spectroscopy Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ドライエッチング方法
に関し、更に詳しくは超ＬＳＩ製造プロセスにおけるト
レンチ加工技術において、トレンチのエッチング量の制
御を向上させるドライエッチング技術に関する。
に関し、更に詳しくは超ＬＳＩ製造プロセスにおけるト
レンチ加工技術において、トレンチのエッチング量の制
御を向上させるドライエッチング技術に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
反応性イオンエッチング装置によりレジスト、または酸
化膜をマスク材料に用いてシリコン基板にトレンチを形
成するようなエッチング技術においてはシリコン膜をあ
るエッチング量で止めるため終点検出を行う膜が存在せ
ずエッチング装置のエッチング速度の管理を行うことに
よりエッチング量の制御を行う必要がある。しかしなが
ら装置のエッチング速度は処理枚数、装置状態に依って
変化するものであり、処理前にエッチング速度の測定を
行っても１ロット処理を行う間でエッチング速度が変化
し厳密なエッチング量の制御は困難である。これは、処
理前のモニータリングである程度の制御は可能であるも
のの量産工場でスループット低下の一因となる。このよ
うにＬＳＩの微細化に伴いトレンチ深さのバラツキは半
導体の特性劣化等の原因となり歩留低下につながる。本
発明は、超ＬＳＩ製造時における上記の問題点の解決を
はかるためのものでシリコンのトレンチをエッチング装
置のエッチング速度の変動に係わらず制御よく加工を行
うことができるエッチング方法を提供するものである。
反応性イオンエッチング装置によりレジスト、または酸
化膜をマスク材料に用いてシリコン基板にトレンチを形
成するようなエッチング技術においてはシリコン膜をあ
るエッチング量で止めるため終点検出を行う膜が存在せ
ずエッチング装置のエッチング速度の管理を行うことに
よりエッチング量の制御を行う必要がある。しかしなが
ら装置のエッチング速度は処理枚数、装置状態に依って
変化するものであり、処理前にエッチング速度の測定を
行っても１ロット処理を行う間でエッチング速度が変化
し厳密なエッチング量の制御は困難である。これは、処
理前のモニータリングである程度の制御は可能であるも
のの量産工場でスループット低下の一因となる。このよ
うにＬＳＩの微細化に伴いトレンチ深さのバラツキは半
導体の特性劣化等の原因となり歩留低下につながる。本
発明は、超ＬＳＩ製造時における上記の問題点の解決を
はかるためのものでシリコンのトレンチをエッチング装
置のエッチング速度の変動に係わらず制御よく加工を行
うことができるエッチング方法を提供するものである。
【０００３】
【課題を解決するための手段及び作用】上記の問題を解
決するために終点検出を行うことを試みた。トレンチ加
工中に終点検出を行う膜をあらかじめ設けておき終点検
出を行うことが可能となれば制御性の高いエッチングが
可能となる。この発明は、反応性イオンエッチング装置
により上面にマスク層を有するシリコン基板にトレンチ
加工を行うシリコンエッチング方法において、そのマス
ク材料に酸化膜及びポリシリコン膜を順次積層してなる
２層マスク構造か、あるいは酸化膜及びＳｉＮ膜を順次
積層してなる２層マスク構造を用い、エッチング中のマ
スク材料の発光強度をモニターリングすることによりト
レンチのエッチング量を制御することを特徴とするエッ
チング方法である。
決するために終点検出を行うことを試みた。トレンチ加
工中に終点検出を行う膜をあらかじめ設けておき終点検
出を行うことが可能となれば制御性の高いエッチングが
可能となる。この発明は、反応性イオンエッチング装置
により上面にマスク層を有するシリコン基板にトレンチ
加工を行うシリコンエッチング方法において、そのマス
ク材料に酸化膜及びポリシリコン膜を順次積層してなる
２層マスク構造か、あるいは酸化膜及びＳｉＮ膜を順次
積層してなる２層マスク構造を用い、エッチング中のマ
スク材料の発光強度をモニターリングすることによりト
レンチのエッチング量を制御することを特徴とするエッ
チング方法である。
【０００４】本発明のドライエッチング方法はマスク材
料に１層目が酸化膜、２層目にはトレンチをエッチング
中にエッチングされ、かつ２層目のエッチングが終了し
た時に発光分析法により終点検出が可能な膜（本実施例
ではポリシリコン膜）を用いることにより制御性の高い
トレンチ加工を可能とした。被エッチング面積が大きく
２層目マスクエッチング終了時に発光スペクトルの変化
が少ない場合には窒化シリコン膜の様な異質の膜を用い
その膜特有の発光スペクトルに依って終点を検出するこ
とが出来る。２層目マスクの膜厚は目的の深さのトレン
チが加工されたときにマスクのエッチングが終了するの
が理想であるがトレンチが深く同厚の膜をマスク材とし
てつけるのが困難なときにはマスク材のエッチングが終
了してからどのくらいオーバーエッチを行えば目的のト
レンチが加工できるか調べておくことで対応できる。
料に１層目が酸化膜、２層目にはトレンチをエッチング
中にエッチングされ、かつ２層目のエッチングが終了し
た時に発光分析法により終点検出が可能な膜（本実施例
ではポリシリコン膜）を用いることにより制御性の高い
トレンチ加工を可能とした。被エッチング面積が大きく
２層目マスクエッチング終了時に発光スペクトルの変化
が少ない場合には窒化シリコン膜の様な異質の膜を用い
その膜特有の発光スペクトルに依って終点を検出するこ
とが出来る。２層目マスクの膜厚は目的の深さのトレン
チが加工されたときにマスクのエッチングが終了するの
が理想であるがトレンチが深く同厚の膜をマスク材とし
てつけるのが困難なときにはマスク材のエッチングが終
了してからどのくらいオーバーエッチを行えば目的のト
レンチが加工できるか調べておくことで対応できる。
【０００５】本発明のドライエッチング方法はマスク材
料にポリシリコン膜又は窒化シリコン膜を用い、マスク
材料の終点検出を行うことによりエッチング装置のモニ
ータリングを行いトレンチのエッチング量を制御するこ
とを特徴とするエッチング方法である。この発明では、
目的のトレンチ深さを得るだけのオーバーエッチを行う
。この場合終点検出時に発光スペクトルが十分変化する
ようなパターン面積が必要である。パターン面積が少な
く終点検出を行えない場合はマスク材料にポリシリコン
膜でなくて窒化膜を用いシリコンに影響されない窒化膜
特有の発光スペクトルで終点検出を行うことでポリシリ
コンマスクと同様のエッチングが可能となる。
料にポリシリコン膜又は窒化シリコン膜を用い、マスク
材料の終点検出を行うことによりエッチング装置のモニ
ータリングを行いトレンチのエッチング量を制御するこ
とを特徴とするエッチング方法である。この発明では、
目的のトレンチ深さを得るだけのオーバーエッチを行う
。この場合終点検出時に発光スペクトルが十分変化する
ようなパターン面積が必要である。パターン面積が少な
く終点検出を行えない場合はマスク材料にポリシリコン
膜でなくて窒化膜を用いシリコンに影響されない窒化膜
特有の発光スペクトルで終点検出を行うことでポリシリ
コンマスクと同様のエッチングが可能となる。
【０００６】
【実施例】以下図に示す実施例にもとづいてこの発明を
詳述する。なお、これによってこの発明は限定されるも
のではない図１〜図４にマスク材料にポリシリコン膜を
用いたときのトレンチのエッチングの実施例を示す。ま
ず、図１に示すように膜厚ｄ１ が２０００ÅのＳｉ
Ｏ２ の酸化膜（１）を介して膜厚ｄ２ が４５００Å
のポリシリコン層（２）を有するシリコン基板（３）上
に、トレンチ形成のための所定形状のレジスト（４）を
パターン形成する。次に、レジスト（４）をマスクにト
レンチ形成時にマスクとなるポリシリコン膜（２）及び
酸化膜（１）のパターン形成を行う（図２参照）。ポリ
シリコン膜（２）及び酸化膜（１）を反応性イオンエッ
チング装置により除去してトレンチ形成領域（Ｔ）のシ
リコン基板（３）を露出させた後、レジスト（４）を除
去する（図２参照）。次に、２層マスク（５）によって
シリコン基板（３）にトレンチ（６）を形成する。図３
はその終点検出の状態を示している。この際、ポリシリ
コン膜（２）は除去されている。最後に、深さＤが２．
０μｍのトレンチ（７）を形成するために、さらに、オ
ーバーエッチングを行う（図４参照）。
詳述する。なお、これによってこの発明は限定されるも
のではない図１〜図４にマスク材料にポリシリコン膜を
用いたときのトレンチのエッチングの実施例を示す。ま
ず、図１に示すように膜厚ｄ１ が２０００ÅのＳｉ
Ｏ２ の酸化膜（１）を介して膜厚ｄ２ が４５００Å
のポリシリコン層（２）を有するシリコン基板（３）上
に、トレンチ形成のための所定形状のレジスト（４）を
パターン形成する。次に、レジスト（４）をマスクにト
レンチ形成時にマスクとなるポリシリコン膜（２）及び
酸化膜（１）のパターン形成を行う（図２参照）。ポリ
シリコン膜（２）及び酸化膜（１）を反応性イオンエッ
チング装置により除去してトレンチ形成領域（Ｔ）のシ
リコン基板（３）を露出させた後、レジスト（４）を除
去する（図２参照）。次に、２層マスク（５）によって
シリコン基板（３）にトレンチ（６）を形成する。図３
はその終点検出の状態を示している。この際、ポリシリ
コン膜（２）は除去されている。最後に、深さＤが２．
０μｍのトレンチ（７）を形成するために、さらに、オ
ーバーエッチングを行う（図４参照）。
【０００７】
【発明の効果】以上説明したように本発明を用いること
により制御性のよいトレンチ加工が可能となり、超ＬＳ
Ｉの歩留が向上した。
により制御性のよいトレンチ加工が可能となり、超ＬＳ
Ｉの歩留が向上した。
【図１】この発明の一実施例における製造工程の第１ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
１ Ｓｉ Ｏ２ 膜（酸化膜）
２ ポリシリコン膜
３ Ｓｉ基板
４ レジストパターン
５ ２層マスク
６、７ トレンチ
Claims (1)
- 【請求項１】 反応性イオンエッチング装置により上
面にマスク層を有するシリコン基板にトレンチ加工を行
うシリコンエッチング方法において、そのマスク材料に
酸化膜及びポリシリコン膜を順次積層してなる２層マス
ク構造か、あるいは酸化膜及びＳｉＮ膜を順次積層して
なる２層マスク構造を用い、エッチング中のマスク材料
の発光強度をモニターリングすることによりトレンチの
エッチング量を制御することを特徴とするドライエッチ
ング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14886191A JPH04370929A (ja) | 1991-06-20 | 1991-06-20 | ドライエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14886191A JPH04370929A (ja) | 1991-06-20 | 1991-06-20 | ドライエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04370929A true JPH04370929A (ja) | 1992-12-24 |
Family
ID=15462380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14886191A Pending JPH04370929A (ja) | 1991-06-20 | 1991-06-20 | ドライエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04370929A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002526918A (ja) * | 1998-09-30 | 2002-08-20 | ラム リサーチ コーポレーション | プラズマ・エッチング工程の精度を改善する方法および装置 |
| JP2007227892A (ja) * | 2005-12-23 | 2007-09-06 | Interuniv Micro Electronica Centrum Vzw | ソース／ドレイン領域の選択的エピタキシャル成長方法 |
| WO2009098778A1 (ja) * | 2008-02-08 | 2009-08-13 | Unisantis Electronics (Japan) Ltd. | 半導体の製造方法 |
| US8026141B2 (en) | 2008-02-08 | 2011-09-27 | Unisantis Electronics (Japan) Ltd. | Method of producing semiconductor |
| JP5258121B2 (ja) * | 2008-02-08 | 2013-08-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体の製造方法 |
-
1991
- 1991-06-20 JP JP14886191A patent/JPH04370929A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002526918A (ja) * | 1998-09-30 | 2002-08-20 | ラム リサーチ コーポレーション | プラズマ・エッチング工程の精度を改善する方法および装置 |
| JP2007227892A (ja) * | 2005-12-23 | 2007-09-06 | Interuniv Micro Electronica Centrum Vzw | ソース／ドレイン領域の選択的エピタキシャル成長方法 |
| WO2009098778A1 (ja) * | 2008-02-08 | 2009-08-13 | Unisantis Electronics (Japan) Ltd. | 半導体の製造方法 |
| WO2009099232A1 (ja) * | 2008-02-08 | 2009-08-13 | Unisantis Electronics (Japan) Ltd. | 半導体の製造方法 |
| US8026141B2 (en) | 2008-02-08 | 2011-09-27 | Unisantis Electronics (Japan) Ltd. | Method of producing semiconductor |
| JP5258121B2 (ja) * | 2008-02-08 | 2013-08-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0135495B2 (ja) | ||
| JPH0476496B2 (ja) | ||
| JPH07245291A (ja) | シリコン系基板のエッチング方法及びエッチング装置 | |
| JPH04370929A (ja) | ドライエッチング方法 | |
| KR910006093B1 (ko) | 반도체 장치의 제조방법 | |
| JPH0313744B2 (ja) | ||
| JPS61271839A (ja) | パタ−ン形成方法 | |
| JPH01184852A (ja) | スペーサでマスクされたｖｌｓｉプロセス | |
| JPH07135247A (ja) | 半導体装置の製造方法 | |
| JPS6387741A (ja) | 半導体装置の製造方法 | |
| JPH06124944A (ja) | 半導体装置 | |
| JPH0430518A (ja) | 半導体装置の製造方法 | |
| KR100188129B1 (ko) | 쌍극성 반도체 소자의 제조 공정 | |
| JPH05109719A (ja) | 半導体装置の製造方法 | |
| JPS62296425A (ja) | エツチバツク平坦化方法 | |
| JP2700004B2 (ja) | 半導体装置の製造方法 | |
| JPS61114536A (ja) | 半導体装置の製造方法 | |
| KR0168200B1 (ko) | 반도체 장치의 다층 막질 식각 방법 | |
| KR0147485B1 (ko) | 롬의 게이트전극 제조방법 | |
| JPS6092634A (ja) | 半導体装置の製造方法 | |
| JPS6132427A (ja) | 半導体装置の製造方法 | |
| JPS63213930A (ja) | 半導体装置の製造方法 | |
| JPH06252105A (ja) | ドライエッチングの終了時点検出方法 | |
| JPH04364726A (ja) | パターン形成方法 | |
| JPS63117428A (ja) | 半導体装置の製造方法 |