JPH0436465B2 - - Google Patents
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- Publication number
- JPH0436465B2 JPH0436465B2 JP57193190A JP19319082A JPH0436465B2 JP H0436465 B2 JPH0436465 B2 JP H0436465B2 JP 57193190 A JP57193190 A JP 57193190A JP 19319082 A JP19319082 A JP 19319082A JP H0436465 B2 JPH0436465 B2 JP H0436465B2
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- JP
- Japan
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- power supply
- region
- supply line
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- chip
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- Expired - Lifetime
Links
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体メモリ装置のレイアウトに関
するものである。
するものである。
一般に半導体メモリ装置は、第１図に示すよう
に、中央にメモリセルマトリクス、デコーダなど
のメモリセルアレイ部１、周辺にクロツク・ジエ
ネレータ、入出力回路２ａ，２ｂを配置するのが
普通である。第１図は、現在最も多く用いられて
いるレイアウト代表例で、複雑化する回路網を有
機的に配置するため、メモリセルアレイ部の上下
２辺方向に集中して周辺回路をレイアウトするこ
とが多く、一方、メモリセルアレイ部の左右２辺
方向は、ケースの横幅の制限等のため周辺回路は
配置せず、電源線、接地線とその他10本程度のク
ロツク配線を配置するのみにとどめていることが
多い。
に、中央にメモリセルマトリクス、デコーダなど
のメモリセルアレイ部１、周辺にクロツク・ジエ
ネレータ、入出力回路２ａ，２ｂを配置するのが
普通である。第１図は、現在最も多く用いられて
いるレイアウト代表例で、複雑化する回路網を有
機的に配置するため、メモリセルアレイ部の上下
２辺方向に集中して周辺回路をレイアウトするこ
とが多く、一方、メモリセルアレイ部の左右２辺
方向は、ケースの横幅の制限等のため周辺回路は
配置せず、電源線、接地線とその他10本程度のク
ロツク配線を配置するのみにとどめていることが
多い。
メモリセルアレイ部、周辺部共にそれぞれ電源
主配線、接地主配線を配置する必要があり、その
多くは第２図、第３図に示されるように環状に配
置される。第２図、第３図は電源、接地両アルミ
主配線のみの構成を例示したもので、前者は破
線、後者は、実線で示され、２４，２５，３４，
３５はボンデイングパツドである。メモリセルア
レイ部用の内まわり接地線２１，３１、と、周辺
部用外まわり接地線２２，３２との間に、周辺部
用電源線２３，３３とクロツクなどの配線群が配
置される。（メモリセルアレイ用電源線は省略し
てある。） 従来、接地線の電位の浮き上がりは、デコーダ
のマルチセレクトなど誤動作の原因となることが
多いため配線抵抗を考え内まわりと外まわりの接
地線は、アルミ（Ａ−A′，Ｂ−B′）で接続する
ことが常識であつた。
主配線、接地主配線を配置する必要があり、その
多くは第２図、第３図に示されるように環状に配
置される。第２図、第３図は電源、接地両アルミ
主配線のみの構成を例示したもので、前者は破
線、後者は、実線で示され、２４，２５，３４，
３５はボンデイングパツドである。メモリセルア
レイ部用の内まわり接地線２１，３１、と、周辺
部用外まわり接地線２２，３２との間に、周辺部
用電源線２３，３３とクロツクなどの配線群が配
置される。（メモリセルアレイ用電源線は省略し
てある。） 従来、接地線の電位の浮き上がりは、デコーダ
のマルチセレクトなど誤動作の原因となることが
多いため配線抵抗を考え内まわりと外まわりの接
地線は、アルミ（Ａ−A′，Ｂ−B′）で接続する
ことが常識であつた。
ここで問題となるのは、周辺用電源線がＡ−
A′，Ｂ−B′において切断され、環を形成できな
いことと、同様に、数本〜十数本のクロツク配線
が、Ａ−A′，Ｂ−B′において巾30μm程度におよ
ぶ太い接地と交叉するため、その結果、細い不純
物拡散層や多結晶シリコン層で配線する必要が生
じ、数100Ωにおよぶ配線抵抗を有することとな
る２点である。
A′，Ｂ−B′において切断され、環を形成できな
いことと、同様に、数本〜十数本のクロツク配線
が、Ａ−A′，Ｂ−B′において巾30μm程度におよ
ぶ太い接地と交叉するため、その結果、細い不純
物拡散層や多結晶シリコン層で配線する必要が生
じ、数100Ωにおよぶ配線抵抗を有することとな
る２点である。
半導体メモリ装置は、大記憶容量化、高速化が
急速に進み、各クロツクの負荷容量が増大する一
方、それを充電するトランジスタの電流能力も増
大させているため各クロツク配線や、電源、接地
線を流れる電流は、非常に大きく、特に、瞬時電
流に関しては、10nsecに数100mAにも及ぶ場合
もあり、前述の２つの問題点が、重大となつてき
ている。たとえば、ワード線ドライブクロツク
や、データ線プリチヤージクロツクなどメモリセ
ルアレイ部をドライブするクロツクに関しては、
数10pFにおよぶものが多く、配線抵抗が数100Ω
程度の場合、読み出し信号量の減少など、高速化
の障害となつたり、誤動作の原因となつたりす
る。
急速に進み、各クロツクの負荷容量が増大する一
方、それを充電するトランジスタの電流能力も増
大させているため各クロツク配線や、電源、接地
線を流れる電流は、非常に大きく、特に、瞬時電
流に関しては、10nsecに数100mAにも及ぶ場合
もあり、前述の２つの問題点が、重大となつてき
ている。たとえば、ワード線ドライブクロツク
や、データ線プリチヤージクロツクなどメモリセ
ルアレイ部をドライブするクロツクに関しては、
数10pFにおよぶものが多く、配線抵抗が数100Ω
程度の場合、読み出し信号量の減少など、高速化
の障害となつたり、誤動作の原因となつたりす
る。
本発明の目的は、チツプサイズなど全体のレイ
アウトに大きな影響を与えずに、電源線やクロツ
ク配線の抵抗を減じ、高速な、大記憶容量の半導
体メモリ装置を提供することにある。
アウトに大きな影響を与えずに、電源線やクロツ
ク配線の抵抗を減じ、高速な、大記憶容量の半導
体メモリ装置を提供することにある。
本発明は、一導電型半導体チツプ一主表面上中
央に、メモリセルマトリクス、デコーダなどを含
むアレイ領域を有し、その上下２辺方向チツプ周
辺に、周辺回路領域がほぼ偏在しており、前記ア
レイ領域に属する電源線あるいは、接地線を形成
する第１の金属主配線層と前記半導体チツプ周辺
領域に属する電源線、あるいは接地線を形成する
第２の金属主配線層とを有する半導体メモリ装置
において、前記アレイ領域に沿つて、前記アレイ
領域左右２辺方向チツプ周辺領域に延在する不純
物拡散領域あるいは、不純物を含有した多結晶シ
リコン層によつて前記第１と第２の金属主配線層
が接続されており、他の金属配線層では、接続さ
れていないことを特徴とする半導体メモリ装置で
ある。
央に、メモリセルマトリクス、デコーダなどを含
むアレイ領域を有し、その上下２辺方向チツプ周
辺に、周辺回路領域がほぼ偏在しており、前記ア
レイ領域に属する電源線あるいは、接地線を形成
する第１の金属主配線層と前記半導体チツプ周辺
領域に属する電源線、あるいは接地線を形成する
第２の金属主配線層とを有する半導体メモリ装置
において、前記アレイ領域に沿つて、前記アレイ
領域左右２辺方向チツプ周辺領域に延在する不純
物拡散領域あるいは、不純物を含有した多結晶シ
リコン層によつて前記第１と第２の金属主配線層
が接続されており、他の金属配線層では、接続さ
れていないことを特徴とする半導体メモリ装置で
ある。
次に本発明の実施例を第４図、第５図に示す。
第５図は、第４図点線内の構成を示したもので、
周辺回路を配置していないメモリセルアレイ部側
面全体にて（メモリセルアレイ部左側も右側と同
様に構成できる）内まわり接地線４１，５２、と
外まわり接地線４２，５３を不純物拡散層あるい
は、多結晶シリコン層５１によつて接続してい
る。第５図Ｃの領域には、クロツク配線群が配置
されている。４４，４５は、ボンデイング用パツ
ド、５４は、コンタクト開口部アレイである。
第５図は、第４図点線内の構成を示したもので、
周辺回路を配置していないメモリセルアレイ部側
面全体にて（メモリセルアレイ部左側も右側と同
様に構成できる）内まわり接地線４１，５２、と
外まわり接地線４２，５３を不純物拡散層あるい
は、多結晶シリコン層５１によつて接続してい
る。第５図Ｃの領域には、クロツク配線群が配置
されている。４４，４５は、ボンデイング用パツ
ド、５４は、コンタクト開口部アレイである。
たとえば、チツプ長辺方向６mm、接地線巾
30μm厚さ1.2μmのアルミニウム、不純物拡散層
５１の層抵抗30Ω、Ｃ領域の巾100μmとすると、
ボンデイングパツドからメモリセルアレイ部接地
線遠端までの配線抵抗は、従来例第２図中のNa
で約4.5Ω、本発明の実施例第４図中Nbで約4.7Ω
であり、５％以下の増加であり充分小さいと言え
る。
30μm厚さ1.2μmのアルミニウム、不純物拡散層
５１の層抵抗30Ω、Ｃ領域の巾100μmとすると、
ボンデイングパツドからメモリセルアレイ部接地
線遠端までの配線抵抗は、従来例第２図中のNa
で約4.5Ω、本発明の実施例第４図中Nbで約4.7Ω
であり、５％以下の増加であり充分小さいと言え
る。
これに対して、第４図では、第２図、第３図に
Ａ−A′，Ｂ−B′と示されるような配線部がない
ため、電源線４３が環状となつており、同じ配線
巾を用いた場合でも従来例の１／２の抵抗に押え
られる。これは、前述のごとく、高速大記憶容量
半導体メモリ装置のように電流、特に瞬時電流が
大きい場合生ずる電流電位降下に対して非常に有
効である。また、前述のようなクロツク配線の抵
抗も小さく、誤動作を防止し、高速化も可能とな
る。
Ａ−A′，Ｂ−B′と示されるような配線部がない
ため、電源線４３が環状となつており、同じ配線
巾を用いた場合でも従来例の１／２の抵抗に押え
られる。これは、前述のごとく、高速大記憶容量
半導体メモリ装置のように電流、特に瞬時電流が
大きい場合生ずる電流電位降下に対して非常に有
効である。また、前述のようなクロツク配線の抵
抗も小さく、誤動作を防止し、高速化も可能とな
る。
また、メモリセルアレイ部の電流は、Ａ−
A′部のように集中せず２本に分散されれ、アル
ミニウム、マイグレーシヨンに対しても有利と言
える。
A′部のように集中せず２本に分散されれ、アル
ミニウム、マイグレーシヨンに対しても有利と言
える。
第１図は現在のブロツクレイアウトの代表例
で、１はメモリセルアレイ部、２ａ，２ｂは周辺
回路部を示す。第２図、第３図は従来の電源、接
地線レイアウトの例で、２１，３１は内まわり、
２２，３２は外まわり接地線、２３，３３は電源
線、２４，２５，３４，３５はボンデイングパツ
ドを示す。第４図、第５図は本発明の実施例であ
り、４１，５２は内まわり接地線、４２，５３は
外まわり接地線、４３は電源線、４４，４５はボ
ンデイングパツド、５１は不純物拡散層あるい
は、多結晶シリコン層、５４はコンタクト開口部
を示す。なお、第５図は第４図点線内の構成図を
示す。
で、１はメモリセルアレイ部、２ａ，２ｂは周辺
回路部を示す。第２図、第３図は従来の電源、接
地線レイアウトの例で、２１，３１は内まわり、
２２，３２は外まわり接地線、２３，３３は電源
線、２４，２５，３４，３５はボンデイングパツ
ドを示す。第４図、第５図は本発明の実施例であ
り、４１，５２は内まわり接地線、４２，５３は
外まわり接地線、４３は電源線、４４，４５はボ
ンデイングパツド、５１は不純物拡散層あるい
は、多結晶シリコン層、５４はコンタクト開口部
を示す。なお、第５図は第４図点線内の構成図を
示す。
Claims (1)
- １ 一導電型半導体チツプの一主表面***にメ
モリセルマトリクス、デコーダなどを含むアレイ
領域と、その上下２辺方向のチツプ周辺にレイア
ウトされた周辺回路領域とを有する半導体メモリ
装置において、前記アレイ領域に属する第１の電
源線と、前記周辺回路領域に属し該第１の電源線
の外側に位置する第２の電源線が共に第一の金属
配線層で形成され、前記第１および第２の電源線
の間に前記第一の金属配線層で形成された第３の
電源線が連続した環状に設けられ、前記第１およ
び第２の電源線は電源電位および接地電位の一方
が供給され、前記第３の電源線には電源電位およ
び接地電位の他方が与えられ、前記アレイ領域に
沿つて、前記アレイ領域左右２辺方向チツプ周辺
領域に延在する不純物拡散領域、あるいは、不純
物を含有した多結晶シリコン層によつて前記第１
と第２の電源線が接続されていることを特徴とす
る半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193190A JPS5982762A (ja) | 1982-11-02 | 1982-11-02 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193190A JPS5982762A (ja) | 1982-11-02 | 1982-11-02 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5982762A JPS5982762A (ja) | 1984-05-12 |
| JPH0436465B2 true JPH0436465B2 (ja) | 1992-06-16 |
Family
ID=16303796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193190A Granted JPS5982762A (ja) | 1982-11-02 | 1982-11-02 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982762A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2752059B2 (ja) * | 1987-01-09 | 1998-05-18 | 株式会社東芝 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5499576U (ja) * | 1977-12-26 | 1979-07-13 |
-
1982
- 1982-11-02 JP JP57193190A patent/JPS5982762A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5982762A (ja) | 1984-05-12 |
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