JPH0236563A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0236563A JPH0236563A JP63185648A JP18564888A JPH0236563A JP H0236563 A JPH0236563 A JP H0236563A JP 63185648 A JP63185648 A JP 63185648A JP 18564888 A JP18564888 A JP 18564888A JP H0236563 A JPH0236563 A JP H0236563A
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- semiconductor integrated
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、メモリセ
ルアレーを有する半導体集積回路装置に適用して有効な
技術に関するものである。
ルアレーを有する半導体集積回路装置に適用して有効な
技術に関するものである。
従来、二層のアルミニウム配線を用いたダイナミックR
A M (Random Access Memory
)及びスタチックRAMにおける電源配線は、メモリ
セルアレーの外周に沿ってのみ設けられ、メモリセルア
レーの領域にはそれぞれ一層目及び二層目のアルミニウ
ム配線から成るデータ線及びワード線補強用配線が設げ
られているだけである(fallえば、特開昭58−1
99557号公報)。
A M (Random Access Memory
)及びスタチックRAMにおける電源配線は、メモリ
セルアレーの外周に沿ってのみ設けられ、メモリセルア
レーの領域にはそれぞれ一層目及び二層目のアルミニウ
ム配線から成るデータ線及びワード線補強用配線が設げ
られているだけである(fallえば、特開昭58−1
99557号公報)。
本発明者の検討によれば、前記技術は次のような問題を
有する。丁なわち、高集積化によるメモリセルアレーの
増大に伴い前記電源配線は長くなるため配線抵抗は増大
する。配線抵抗を低減するためにはこの電源配線の幅を
大きくする必要がある。このことは、チップサイズを太
きくしなければならないことを意味する。ところが、用
−・るパッケージの大きさにより特にチップ短辺り長さ
が制限されるので、メモリセルアレーの増大に伴い電源
配線の幅は減少する傾向にある。従っ工、これが電源イ
ンピーダンスの増大を招き、回路動作マージンの低下や
動作速度の低下を生じてしまうと(・う問題があった。
有する。丁なわち、高集積化によるメモリセルアレーの
増大に伴い前記電源配線は長くなるため配線抵抗は増大
する。配線抵抗を低減するためにはこの電源配線の幅を
大きくする必要がある。このことは、チップサイズを太
きくしなければならないことを意味する。ところが、用
−・るパッケージの大きさにより特にチップ短辺り長さ
が制限されるので、メモリセルアレーの増大に伴い電源
配線の幅は減少する傾向にある。従っ工、これが電源イ
ンピーダンスの増大を招き、回路動作マージンの低下や
動作速度の低下を生じてしまうと(・う問題があった。
本発明の目的は、チップサイズを増大させることなく電
源インピーダンスの低減を図ることができる技術を提供
することにある。
源インピーダンスの低減を図ることができる技術を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願にお(・て開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルアレーの上に電源配線が設けられ
ている。
ている。
上記した手段によれば、電源配線はメモリセルアレーの
上に設けられているので、チップサイズを増大させるこ
となく電源配線を強化することができる。従って、チッ
プサイズを増大させることなく電源インピーダンスの低
減を図ることができる。
上に設けられているので、チップサイズを増大させるこ
となく電源配線を強化することができる。従って、チッ
プサイズを増大させることなく電源インピーダンスの低
減を図ることができる。
以下、本発明の一実施例を図面な用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
第1図は、本発明の一実施例によるスタチックRAMの
全体構成を示す平面図であり、第2図は第1図に示すス
タチックRAMの要部を拡大して示す平面図である。な
お、このスタチックRAMは例えばバイポーラ−CMO
8LSIによるスタチックRAMである。
全体構成を示す平面図であり、第2図は第1図に示すス
タチックRAMの要部を拡大して示す平面図である。な
お、このスタチックRAMは例えばバイポーラ−CMO
8LSIによるスタチックRAMである。
第1図及び第2図に示すように、本実施例によるスタチ
ックRA M においては、例えば長方形状のp型シリ
コンチップのような半導体チップ1に、例えば4個のメ
モリセルアレーM−ARY%Xデコーダ(ロウアドレス
デコーダ)XDCR,Yデコーダ(カラムアドレスデコ
ーダ)YDCR,センスアンプSA、周辺回路PC、パ
ッド2等が設けられている。符号3a、3bは、それぞ
れ例えばOvを供給する第1電源配線vCCs及び例え
ば−5,2Vを供給する第2電源配線VEICであって
、このうち電源配線3aは例えば−層目のアルミニウム
膜により構成され、電源配線3bは例えば二層目のアル
ミニウム膜により構成されている。これらの電源配線3
a、3bの幅は、例えば約70μmである。また、符号
4a、4bは、それぞれ前記周辺回路PCのためVCC
供給用の第1電源配綜及びVia:供給用の第2電源配
線であって、これらはいずれも例えば二層目のアルミニ
ウム膜により構成されて(・る。この電源配線4aはコ
ンタクトホールC1を通じて前記電源配線3aに接続さ
れ、また、電源配線4bは前記電源配線3bに直接接続
されている。
ックRA M においては、例えば長方形状のp型シリ
コンチップのような半導体チップ1に、例えば4個のメ
モリセルアレーM−ARY%Xデコーダ(ロウアドレス
デコーダ)XDCR,Yデコーダ(カラムアドレスデコ
ーダ)YDCR,センスアンプSA、周辺回路PC、パ
ッド2等が設けられている。符号3a、3bは、それぞ
れ例えばOvを供給する第1電源配線vCCs及び例え
ば−5,2Vを供給する第2電源配線VEICであって
、このうち電源配線3aは例えば−層目のアルミニウム
膜により構成され、電源配線3bは例えば二層目のアル
ミニウム膜により構成されている。これらの電源配線3
a、3bの幅は、例えば約70μmである。また、符号
4a、4bは、それぞれ前記周辺回路PCのためVCC
供給用の第1電源配綜及びVia:供給用の第2電源配
線であって、これらはいずれも例えば二層目のアルミニ
ウム膜により構成されて(・る。この電源配線4aはコ
ンタクトホールC1を通じて前記電源配線3aに接続さ
れ、また、電源配線4bは前記電源配線3bに直接接続
されている。
本実施例においては、メモリセルアレーM−ARYO上
に、半導体チップ1の長辺に平行な方向に延びる電源配
線5 a * 5 b及び後述のワード線WLの補強用
配線6が設けられている。これらの電源配線5a、5b
及び補強用配線6は、いずれも例えば二層目のアルミニ
ウム膜により構成されている。この場合、ワード線の補
強用配置!iI6は。
に、半導体チップ1の長辺に平行な方向に延びる電源配
線5 a * 5 b及び後述のワード線WLの補強用
配線6が設けられている。これらの電源配線5a、5b
及び補強用配線6は、いずれも例えば二層目のアルミニ
ウム膜により構成されている。この場合、ワード線の補
強用配置!iI6は。
周辺回路PCに接続され前記電源配線5aはコンタクト
ホールC8を通じて前記電源配線3aに接続され、また
、電源配線5bは前記電源配線3bに直接接続されてい
る。これらの電源配!!15a15bの本数及び幅は、
これらの電源配線5 a 、 5bと前記電源配線3a
、3bとの全体を例えば100mAの電流が流れた時の
電位降下が例えば100mV以下(配線抵抗が1Ω以下
に対応する)となるように選ばれる。この条件を満足す
るためには、これらの電源配線5a、5bと前記電源配
置3a#3bとのそれぞれの電源配線の幅の和(全体の
幅)を例えば300μm以上とすればよい。この場合に
は、電源配線5a、5bを半導体チップ1の長辺方向の
2個のメモリセルアレーM−ARYKついて例えば16
本ずつ9例えば半導体チップ1の短辺方向に配列されて
いるメモリセル8個に1本の割合で設けるとともに、電
源配線5a、5bの幅をそれぞれ例えば15μm及び7
μmとすることができる。
ホールC8を通じて前記電源配線3aに接続され、また
、電源配線5bは前記電源配線3bに直接接続されてい
る。これらの電源配!!15a15bの本数及び幅は、
これらの電源配線5 a 、 5bと前記電源配線3a
、3bとの全体を例えば100mAの電流が流れた時の
電位降下が例えば100mV以下(配線抵抗が1Ω以下
に対応する)となるように選ばれる。この条件を満足す
るためには、これらの電源配線5a、5bと前記電源配
置3a#3bとのそれぞれの電源配線の幅の和(全体の
幅)を例えば300μm以上とすればよい。この場合に
は、電源配線5a、5bを半導体チップ1の長辺方向の
2個のメモリセルアレーM−ARYKついて例えば16
本ずつ9例えば半導体チップ1の短辺方向に配列されて
いるメモリセル8個に1本の割合で設けるとともに、電
源配線5a、5bの幅をそれぞれ例えば15μm及び7
μmとすることができる。
このように前記電源配線3a、3bに加えて電源配線5
a、5bが設けられているので、全体としての電源配線
を強化することができる。これによって、全体とじ【の
電源配線の抵抗を例えば従来の1/3〜174程度に減
少させることができるので、電源インピーダンスの著し
い低減を図ることができる。しかも、前記電源配線5a
、5bはメモリセルアレーM−ARYの上に設けられて
いるので、チップサイズを増大させることはない。
a、5bが設けられているので、全体としての電源配線
を強化することができる。これによって、全体とじ【の
電源配線の抵抗を例えば従来の1/3〜174程度に減
少させることができるので、電源インピーダンスの著し
い低減を図ることができる。しかも、前記電源配線5a
、5bはメモリセルアレーM−ARYの上に設けられて
いるので、チップサイズを増大させることはない。
すなわち、チップサイズを増大させることな(電源イン
ピーダンスの著しい低減を図ることができる。また、全
体としての電源配線の配線抵抗による電源電位の降下な
上述のように例えば100mV以下に抑えることができ
るので1回路の動作マージンの向上を図ることができる
。同様に、交流(AC)的な電位降下も小さくすること
ができるので、動作速度の向上を図ることができる。さ
らに、全体の電源配線の幅を従来の、メモリセルアレー
に沿ってのみ設けられる電源配線と比較して広くするこ
とができるので、電源間の容量が増加し、これによって
回路の切換時のノイズの低減を図ることができる。
ピーダンスの著しい低減を図ることができる。また、全
体としての電源配線の配線抵抗による電源電位の降下な
上述のように例えば100mV以下に抑えることができ
るので1回路の動作マージンの向上を図ることができる
。同様に、交流(AC)的な電位降下も小さくすること
ができるので、動作速度の向上を図ることができる。さ
らに、全体の電源配線の幅を従来の、メモリセルアレー
に沿ってのみ設けられる電源配線と比較して広くするこ
とができるので、電源間の容量が増加し、これによって
回路の切換時のノイズの低減を図ることができる。
第3因は、第1図に示すスタチックRAMの高抵抗負荷
型メモリセルの等価回路を示す回路図である。I!3図
に示すようにSRAMのメモリセルは、一対の相補デー
タ線DL、DLとワード線WLとの交差部に設けられて
いる。
型メモリセルの等価回路を示す回路図である。I!3図
に示すようにSRAMのメモリセルは、一対の相補デー
タ線DL、DLとワード線WLとの交差部に設けられて
いる。
メモリセルは、フリップフロップ回路と、その一対の入
出力端子とデータ線DLとの間に接続された転送用MI
SFETQI 、Qtとで構成されている。MISF
ETQ+ 、Qtのゲートにはワード線WLが結合さ
れる。フリップフロップ回路は高抵抗負荷素子R1及び
駆動用MISFETQ。
出力端子とデータ線DLとの間に接続された転送用MI
SFETQI 、Qtとで構成されている。MISF
ETQ+ 、Qtのゲートにはワード線WLが結合さ
れる。フリップフロップ回路は高抵抗負荷素子R1及び
駆動用MISFETQ。
で構成されているインバータ回路と、高抵抗負荷素子R
t及び駆動用MISFETQ4で構成されているインバ
ータ回路とからなる。一方のインバータ回路の入力端子
及び出力端子は、互いに他方のインバータ回路の出力端
子及び入力端子に結合されている。高抵抗負荷素子Rは
一端部が電源電圧vccに接続され、他端部が駆動用M
ISFETのドレイン領域に接続されている。駆動用M
ISFETのソース領域は接地電位vgEに接続されて
いる。
t及び駆動用MISFETQ4で構成されているインバ
ータ回路とからなる。一方のインバータ回路の入力端子
及び出力端子は、互いに他方のインバータ回路の出力端
子及び入力端子に結合されている。高抵抗負荷素子Rは
一端部が電源電圧vccに接続され、他端部が駆動用M
ISFETのドレイン領域に接続されている。駆動用M
ISFETのソース領域は接地電位vgEに接続されて
いる。
第1図に示すスタチックRAMのメモリセルアレーの要
部を拡大した平面図を第4図に示す。
部を拡大した平面図を第4図に示す。
第4図に示すように、本実施例によるスタチックRAM
においては、単結晶シリコンからなるp型の半導体基板
10表面に例えばSin、膜のようなフィールド絶縁膜
7が設けられ、これによってMISFET等の素子間を
分離している。このフィールド絶縁膜7で囲まれた活性
領域の表面には例えばSin、膜のようなゲート絶縁膜
(図示せず)が設けられている。この絶縁膜及び前記フ
ィールド絶縁膜7の上には、例えば−層目の多結晶シリ
コン膜から成るMISFETQs 、・Q、のゲート
電極G、、G、及びワード線WLが設けられている。こ
れらのゲート電極G、、G、の一端は、それぞれゲート
絶縁膜に形成されたコンタクトホールC,,C,を通じ
て後述のnチャネルMISFE T Ql 、Qtの
ソース領域8に直接接続されている。これによって、メ
モリセルのフリップフロップ回路の交差結合を実現して
いる。なお、これらのゲート電極G、、G、及びワード
線WLは単層の高融点金属膜又は高融点金属シリサイド
膜、或いは、多結晶シリコン膜上に高融点金属シリサイ
ド膜を設けたポリサイド膜等により構成してもよい。
においては、単結晶シリコンからなるp型の半導体基板
10表面に例えばSin、膜のようなフィールド絶縁膜
7が設けられ、これによってMISFET等の素子間を
分離している。このフィールド絶縁膜7で囲まれた活性
領域の表面には例えばSin、膜のようなゲート絶縁膜
(図示せず)が設けられている。この絶縁膜及び前記フ
ィールド絶縁膜7の上には、例えば−層目の多結晶シリ
コン膜から成るMISFETQs 、・Q、のゲート
電極G、、G、及びワード線WLが設けられている。こ
れらのゲート電極G、、G、の一端は、それぞれゲート
絶縁膜に形成されたコンタクトホールC,,C,を通じ
て後述のnチャネルMISFE T Ql 、Qtの
ソース領域8に直接接続されている。これによって、メ
モリセルのフリップフロップ回路の交差結合を実現して
いる。なお、これらのゲート電極G、、G、及びワード
線WLは単層の高融点金属膜又は高融点金属シリサイド
膜、或いは、多結晶シリコン膜上に高融点金属シリサイ
ド膜を設けたポリサイド膜等により構成してもよい。
前記半導体基板1中には、前記ゲート電極G1゜G、及
びワード線WLに対して自己整合的に例えばn十型のソ
ース領域8及びドレイン領域9が設けられている。これ
らのワード線WL、ソース領域8及びドレイン領域9に
より、nチャネルMISFETQ+ −Qtが構成さ
れている。また、前記ゲー)[極G8、ソース領域8及
びドレイン領域9によりnチャネルMISFETQsが
、前記ゲート電極Gt1ソース領域8及びドレイン領域
9によりnチャネルMI 5FETQ4が構成されて(
・る。
びワード線WLに対して自己整合的に例えばn十型のソ
ース領域8及びドレイン領域9が設けられている。これ
らのワード線WL、ソース領域8及びドレイン領域9に
より、nチャネルMISFETQ+ −Qtが構成さ
れている。また、前記ゲー)[極G8、ソース領域8及
びドレイン領域9によりnチャネルMISFETQsが
、前記ゲート電極Gt1ソース領域8及びドレイン領域
9によりnチャネルMI 5FETQ4が構成されて(
・る。
MI 5FETQ+ 、Qt 、Qs 、Qlを
覆うように、半導体基板1上全面に、例えばシリコン酸
化膜及び例えばPSG膜からなる層間絶縁膜(図示省略
)が設けられて(・る。前記層間絶縁膜上に、高抵抗負
荷素子R+、Rt及び電源電圧用配線10が、例えば二
層目の多結晶シリコン膜により形成される。高抵抗負荷
素子Rは前記層間絶縁膜に形成された接続孔(図示せず
)を通して、所定のゲート電極及び半導体領域に接続さ
れて(・る。
覆うように、半導体基板1上全面に、例えばシリコン酸
化膜及び例えばPSG膜からなる層間絶縁膜(図示省略
)が設けられて(・る。前記層間絶縁膜上に、高抵抗負
荷素子R+、Rt及び電源電圧用配線10が、例えば二
層目の多結晶シリコン膜により形成される。高抵抗負荷
素子Rは前記層間絶縁膜に形成された接続孔(図示せず
)を通して、所定のゲート電極及び半導体領域に接続さ
れて(・る。
負荷素子R,,R,を覆うように半導体基板1上全面に
形成された、例えばシリコン酸化膜からなる絶縁膜を介
して、例えば−層目のアルミニウム膜から成るデータ線
DL、DLが形成される。
形成された、例えばシリコン酸化膜からなる絶縁膜を介
して、例えば−層目のアルミニウム膜から成るデータ線
DL、DLが形成される。
これらのデータ線DL、DLは前記絶縁膜に設けられた
接続孔Cs 、Csを通じて前記nチャネルMI S
F ETQt 、Qtのドレイン領域9に接続され
ている。このデータ線DL 、DL上には層間絶縁膜(
図示しない)を介在させて電源配線5a(Vcc)、5
b(VEE)、ワード線補強用配線6がデータ線と直交
する方向に延在している。前記電源配線5 a (V(
() 、 5 b (VEE)及びワード線補強用配線
6は例えば二層目のアルミニウム膜で形成される。
接続孔Cs 、Csを通じて前記nチャネルMI S
F ETQt 、Qtのドレイン領域9に接続され
ている。このデータ線DL 、DL上には層間絶縁膜(
図示しない)を介在させて電源配線5a(Vcc)、5
b(VEE)、ワード線補強用配線6がデータ線と直交
する方向に延在している。前記電源配線5 a (V(
() 、 5 b (VEE)及びワード線補強用配線
6は例えば二層目のアルミニウム膜で形成される。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、電源配線3a、3bのうちの半導体チップ1の
長辺に平行な部分は必要に応じて取り除くことができる
。また、デコード方式を工夫してワード線WLの補強用
配線6をチップ短辺方向の2個のメモリセル毎に一本ず
つ設けることに丁ればこの補強用配線6の本数を少なく
することができるので、その分だけ電源配線5a、5b
の幅を大きくすることができる。さらに、本発明は、メ
モリセルアレイを有する各種の半導体集積回路装置に適
用することができる。
長辺に平行な部分は必要に応じて取り除くことができる
。また、デコード方式を工夫してワード線WLの補強用
配線6をチップ短辺方向の2個のメモリセル毎に一本ず
つ設けることに丁ればこの補強用配線6の本数を少なく
することができるので、その分だけ電源配線5a、5b
の幅を大きくすることができる。さらに、本発明は、メ
モリセルアレイを有する各種の半導体集積回路装置に適
用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、チップサイズを増大させることなく電源イン
ピーダンスの低減を図ることができる。
ピーダンスの低減を図ることができる。
第1図は、本発明の一実施例によるスタチックRAMの
全体構成を示す平面図であり、第2図は、第1図に示す
スタチックRAMの要部を拡大して示す平面図、 第3図は、第1図に示すスタチックRAMの高抵抗負荷
型メモリセルの等何回路を示す回路図である。 第4図は第1図に示すスタチックRAMのメモリセルア
レーの要部を拡大して示す平面図である。 1・・・半導体チップ、2・・・外部端子(パッド)、
3 a H3b H4a g 4 b * 5 a +
5 b ・・・電源配線、6・・・補強用配線、7・
・・フィールド絶縁膜、8,9・・・n+領領域10・
・・電源電圧用配線、M−ARY・・・メモリセルアレ
イ、XDCR・・・Xデコーダ、YDCR・・・Yデコ
ーダ、SA・・・センスアンプ、PC・・・周辺回路、
WL・・・ワード線、DL、DL・・・データ線。 代理人 弁理士 小 川 勝 男(″。 第 図 りし L
全体構成を示す平面図であり、第2図は、第1図に示す
スタチックRAMの要部を拡大して示す平面図、 第3図は、第1図に示すスタチックRAMの高抵抗負荷
型メモリセルの等何回路を示す回路図である。 第4図は第1図に示すスタチックRAMのメモリセルア
レーの要部を拡大して示す平面図である。 1・・・半導体チップ、2・・・外部端子(パッド)、
3 a H3b H4a g 4 b * 5 a +
5 b ・・・電源配線、6・・・補強用配線、7・
・・フィールド絶縁膜、8,9・・・n+領領域10・
・・電源電圧用配線、M−ARY・・・メモリセルアレ
イ、XDCR・・・Xデコーダ、YDCR・・・Yデコ
ーダ、SA・・・センスアンプ、PC・・・周辺回路、
WL・・・ワード線、DL、DL・・・データ線。 代理人 弁理士 小 川 勝 男(″。 第 図 りし L
Claims (1)
- 【特許請求の範囲】 1、半導体チップと 前記半導体チップ上に、行及び列方向に複数形成され、
長方形のメモリセルアレイを構成するメモリセルと 前記メモリセルアレイの長辺とその長辺が対応している
長方形の領域を、前記メモリセルと供に構成している前
記半導体チップ上に形成された周辺回路と 前記長方形の領域の外周に沿って延在する第1の電源配
線と 前記長方形の領域の向い合う短辺に沿って延在する第1
の電源配線を結ぶように、前記メモリアレイ上に前記メ
モリアレイ上に前記長方形の領域の長辺方向に複数、互
いに間隔をおいて設けられた第2の電源配線と前記第2
の電源配線より下層の導電層により形成される前記メモ
リセルに電源電位及び接地電位を供給する第3の電源配
線を有する半導体集積回路装置。 2、前記第2電源配線は、二層目のアルミニウム膜から
形成されることを特徴とする特許請求の範囲第1項記載
の半導体集積回路装置。 3、前記第2電源配線は、電源電位V_C_C供給用の
配線及び接地電位V_E_E供給用の配線から成ること
を特徴とする特許請求の範囲第1項記載の半導体集積回
路装置。 4、前記メモリセルはデータ線とワード線の交差部に配
置されていることを特徴とする特許請求の範囲第1項記
載の半導体集積回路装置。 5、前記メモリセルアレーの上にワード線補強用配線が
設けられていることを特徴とする特許請求の範囲第1項
記載の半導体集積回路装置。 6、前記ワード線補強用配線は二層目のアルミニウム膜
から成ることを特徴とする特許請求の範囲第5項記載の
半導体集積回路装置。 7、前記第1電源配線は、電源電位V_C_C供給用の
配線及び接地電位V_E_E供給用の配線から成ること
を特徴とする特許請求の範囲第1項記載の半導体集積回
路装置。 8、前記第1電源配線と、前記第2電源配線とは互いに
接続されていることを特徴とする特許請求の範囲第7項
記載の半導体集積回路装置。 9、前記メモリセルアレーを構成するメモリセルは高抵
抗負荷型メモリセルであることを特徴とする特許請求の
範囲第1項記載の半導体集積回路装置。 10、前記半導体集積回路装置はスタチックRAMであ
ることを特徴とする特許請求の範囲第1項記載の半導体
集積回路装置。 11、前記スタチックRAMはバイポーラ−CMOSL
SIによるスタチックRAMであることを特徴とする特
許請求の範囲第10項記載の半導体集積回路装置。 12、前記半導体集積回路装置はダイナミックRAMで
あることを特徴とする特許請求の範囲第1項記載の半導
体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63185648A JPH0236563A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63185648A JPH0236563A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0236563A true JPH0236563A (ja) | 1990-02-06 |
Family
ID=16174446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63185648A Pending JPH0236563A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0236563A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1992006500A1 (en) * | 1990-10-05 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
US5225676A (en) * | 1991-05-21 | 1993-07-06 | Jeol Ltd. | Electrooptical viewing apparatus capable of switching depth of focus |
KR100311035B1 (ko) * | 1997-11-21 | 2002-02-28 | 윤종용 | 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 |
-
1988
- 1988-07-27 JP JP63185648A patent/JPH0236563A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1992006500A1 (en) * | 1990-10-05 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
US5225676A (en) * | 1991-05-21 | 1993-07-06 | Jeol Ltd. | Electrooptical viewing apparatus capable of switching depth of focus |
KR100311035B1 (ko) * | 1997-11-21 | 2002-02-28 | 윤종용 | 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 |
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