JPH04358423A - 受信機 - Google Patents
受信機Info
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- JPH04358423A JPH04358423A JP13432191A JP13432191A JPH04358423A JP H04358423 A JPH04358423 A JP H04358423A JP 13432191 A JP13432191 A JP 13432191A JP 13432191 A JP13432191 A JP 13432191A JP H04358423 A JPH04358423 A JP H04358423A
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- frequency
- voltage
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- circuit
- tuning
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- Pending
Links
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- 230000015654 memory Effects 0.000 claims description 9
- 230000014509 gene expression Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 3
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- 238000004519 manufacturing process Methods 0.000 description 2
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- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
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Landscapes
- Superheterodyne Receivers (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、スーパーヘテロダイン
方式の受信機(以下、スーパー受信機とも略称する)に
関する。
方式の受信機(以下、スーパー受信機とも略称する)に
関する。
【0002】
【従来の技術】図6は、従来のシンセサイザー方式のス
ーパー受信機の概略的な構成を示すブロック図である。 このスーパー受信機では、アンテナ41による受信信号
がアンテナ同調回路42、高周波増幅器(以下、RF増
幅器と略称する)43、高周波同調回路(以下、RF同
調回路と略称する)44を経て混合器45に入力される
。
ーパー受信機の概略的な構成を示すブロック図である。 このスーパー受信機では、アンテナ41による受信信号
がアンテナ同調回路42、高周波増幅器(以下、RF増
幅器と略称する)43、高周波同調回路(以下、RF同
調回路と略称する)44を経て混合器45に入力される
。
【0003】一方、共振回路50に接続されている局部
発振器51では、希望受信周波数と中間周波数との差分
の周波数の局発信号が得られ、この局発信号が混合器4
5に入力される。混合器45では、入力される受信信号
と局発信号とから中間周波数成分が出力され、その出力
が中間周波増幅器46で増幅され、復調回路47および
低周波増幅器48を経てスピーカ49に与えられる。
発振器51では、希望受信周波数と中間周波数との差分
の周波数の局発信号が得られ、この局発信号が混合器4
5に入力される。混合器45では、入力される受信信号
と局発信号とから中間周波数成分が出力され、その出力
が中間周波増幅器46で増幅され、復調回路47および
低周波増幅器48を経てスピーカ49に与えられる。
【0004】また、局部発振器51の出力は分周器52
を経て位相比較器54に、基準周波数発振器57の出力
は分周器53を経て位相比較器54にそれぞれ入力され
、これら2入力の位相差に比例した直流電圧が位相比較
器54から出力される。
を経て位相比較器54に、基準周波数発振器57の出力
は分周器53を経て位相比較器54にそれぞれ入力され
、これら2入力の位相差に比例した直流電圧が位相比較
器54から出力される。
【0005】この直流電圧は、アンテナ同調回路42、
RF同調回路44および共振回路50に入力され、共振
回路50では内部に有する可変容量ダイオードの容量が
上記直流電圧に応じて変化し、これによって位相比較器
54への2入力の位相差が0になるように帰還がかけら
れる。すなわち、局部発振器51、分周器52、位相比
較器54および共振回路50は、フェーズドロックルー
プ(以下、PLLと略称する)を構成する。
RF同調回路44および共振回路50に入力され、共振
回路50では内部に有する可変容量ダイオードの容量が
上記直流電圧に応じて変化し、これによって位相比較器
54への2入力の位相差が0になるように帰還がかけら
れる。すなわち、局部発振器51、分周器52、位相比
較器54および共振回路50は、フェーズドロックルー
プ(以下、PLLと略称する)を構成する。
【0006】このスーパー受信機の場合、基準周波数発
振器57として水晶発振器が使用され、この安定した周
波数源の出力を分周した信号を基準として位相比較が行
われるので、局部発振器51の周波数安定度として、基
準周波数発振器57の周波数安定度と同等のものを確保
できる。
振器57として水晶発振器が使用され、この安定した周
波数源の出力を分周した信号を基準として位相比較が行
われるので、局部発振器51の周波数安定度として、基
準周波数発振器57の周波数安定度と同等のものを確保
できる。
【0007】一般的には受信周波数を可変にするために
、分周器52の分周比をシステムコントローラ55で変
化させて目的の局部発振周波数を得る一方、その局部発
振周波数に対応する受信周波数を表示器56で表示する
ように構成されている。
、分周器52の分周比をシステムコントローラ55で変
化させて目的の局部発振周波数を得る一方、その局部発
振周波数に対応する受信周波数を表示器56で表示する
ように構成されている。
【0008】また、位相比較器54から出力される直流
電圧は、アンテナ同調回路42およびRF同調回路44
の構成素子である可変容量ダイオードにも印加される。 さらに、これら同調回路42,44の2つの同調周波数
を局部発振器51の発振周波数とトラッキング状態で可
変できるように、一般的に共振回路50の中にはパッテ
ィングコンデンサが挿入されている。
電圧は、アンテナ同調回路42およびRF同調回路44
の構成素子である可変容量ダイオードにも印加される。 さらに、これら同調回路42,44の2つの同調周波数
を局部発振器51の発振周波数とトラッキング状態で可
変できるように、一般的に共振回路50の中にはパッテ
ィングコンデンサが挿入されている。
【0009】このように構成されたスーパー受信機では
、最低受信周波数と最高受信周波数との比が3倍程度の
受信帯域幅を特定の周波数間隔で切換え受信することが
でき、広く実用されている。
、最低受信周波数と最高受信周波数との比が3倍程度の
受信帯域幅を特定の周波数間隔で切換え受信することが
でき、広く実用されている。
【0010】図7は、従来のダイレクトシンセサイザー
方式のスーパー受信機の概略的な構成を示すブロック図
である。このスーパー受信機では、アンテナ61による
受信信号がバンドパスフィルタ(BPF)62、RF増
幅器63、バンドパスフィルタ64を経て混合器65に
入力される。
方式のスーパー受信機の概略的な構成を示すブロック図
である。このスーパー受信機では、アンテナ61による
受信信号がバンドパスフィルタ(BPF)62、RF増
幅器63、バンドパスフィルタ64を経て混合器65に
入力される。
【0011】また、局部発振器70から出力される局発
信号も、混合器65に入力される。混合器65では、入
力される受信信号と局発信号とから中間周波数成分が出
力され、その出力が中間周波増幅器66で増幅され、復
調回路67および低周波増幅器68を経てスピーカ69
に与えられる。
信号も、混合器65に入力される。混合器65では、入
力される受信信号と局発信号とから中間周波数成分が出
力され、その出力が中間周波増幅器66で増幅され、復
調回路67および低周波増幅器68を経てスピーカ69
に与えられる。
【0012】局部発振器70から出力される局発信号の
周波数は、システムコントローラ71からのデータ信号
によって任意に設定可能であり、そのデータ信号に対応
する受信周波数が表示器72で表示される。
周波数は、システムコントローラ71からのデータ信号
によって任意に設定可能であり、そのデータ信号に対応
する受信周波数が表示器72で表示される。
【0013】このように構成されたスーパー受信機では
、受信機に求められる2信号選択度、混変調その他の性
能を考慮して合理的に決められるバンドパスフィルタ6
2,64の帯域内での受信において、その受信周波数を
高速に切換えることができ、選局時間を大幅に短縮する
ことができる。したがって、高速選局実現のための手段
として、あるいは、送信・受信の周波数を高速に切換え
る必要のあるトランシーバー用局部発振器として広く実
用されている。
、受信機に求められる2信号選択度、混変調その他の性
能を考慮して合理的に決められるバンドパスフィルタ6
2,64の帯域内での受信において、その受信周波数を
高速に切換えることができ、選局時間を大幅に短縮する
ことができる。したがって、高速選局実現のための手段
として、あるいは、送信・受信の周波数を高速に切換え
る必要のあるトランシーバー用局部発振器として広く実
用されている。
【0014】
【発明が解決しようとする課題】ところが、図6に示す
PLLを採用したシンセサイザー方式のスーパー受信機
では、局部発振器51の周波数を切換えたとき、PLL
がロックアップして局発信号の周波数が確定するまでに
100msec前後の時間を必要とし、選局動作時間短
縮化のネックとなっている。一般的に、この方式のスー
パー受信機で20MHz程度の帯域幅を50KHzステ
ップで選局動作させようとすると、1分間程度かかるこ
とになってしまう。
PLLを採用したシンセサイザー方式のスーパー受信機
では、局部発振器51の周波数を切換えたとき、PLL
がロックアップして局発信号の周波数が確定するまでに
100msec前後の時間を必要とし、選局動作時間短
縮化のネックとなっている。一般的に、この方式のスー
パー受信機で20MHz程度の帯域幅を50KHzステ
ップで選局動作させようとすると、1分間程度かかるこ
とになってしまう。
【0015】一方、図7に示すダイレクトシンセサイザ
ー方式のスーパー受信機では、局発信号の周波数切換え
を瞬時に行え、適正な回路を併用することで選局動作時
間を1msec以内に抑えることができる反面、許容で
きる受信帯域幅に限界がある。すなわち、この受信機に
おいて受信帯域幅を広げようとすると、バンドパスフィ
ルタ62,64を多数用意し、これらを切換えるという
構成を採る必要があり、コストが増大するという問題点
を有する。
ー方式のスーパー受信機では、局発信号の周波数切換え
を瞬時に行え、適正な回路を併用することで選局動作時
間を1msec以内に抑えることができる反面、許容で
きる受信帯域幅に限界がある。すなわち、この受信機に
おいて受信帯域幅を広げようとすると、バンドパスフィ
ルタ62,64を多数用意し、これらを切換えるという
構成を採る必要があり、コストが増大するという問題点
を有する。
【0016】したがって、本発明の目的は、コストを増
大させることなく選局動作時間を短縮化できるスーパー
ヘテロダイン方式の受信機を提供することである。
大させることなく選局動作時間を短縮化できるスーパー
ヘテロダイン方式の受信機を提供することである。
【0017】
【課題を解決するための手段】本発明は、入力される直
流電圧に応じて容量変化する可変容量ダイオードを含む
制御可能な希望受信周波数同調手段と、希望受信周波数
またはこれに対応する局部発振周波数をデジタルデータ
として指定する周波数指定手段と、周波数指定手段によ
って指定されたデジタルデータに対応する周波数で発振
する局部発振手段と、周波数指定手段によって指定され
たデジタルデータを所定の演算式に代入することによっ
て前記希望受信周波数同調手段に入力すべき直流電圧の
データを演算する演算手段と、前記演算式の定数を保持
する電気的に書換え可能なメモリと、演算手段によって
演算されたデータから直流電圧を生成して前記希望受信
周波数同調手段に与える直流電圧生成手段とを備えたス
ーパーヘテロダイン方式の受信機である。
流電圧に応じて容量変化する可変容量ダイオードを含む
制御可能な希望受信周波数同調手段と、希望受信周波数
またはこれに対応する局部発振周波数をデジタルデータ
として指定する周波数指定手段と、周波数指定手段によ
って指定されたデジタルデータに対応する周波数で発振
する局部発振手段と、周波数指定手段によって指定され
たデジタルデータを所定の演算式に代入することによっ
て前記希望受信周波数同調手段に入力すべき直流電圧の
データを演算する演算手段と、前記演算式の定数を保持
する電気的に書換え可能なメモリと、演算手段によって
演算されたデータから直流電圧を生成して前記希望受信
周波数同調手段に与える直流電圧生成手段とを備えたス
ーパーヘテロダイン方式の受信機である。
【0018】
【作用】本発明に従えば、周波数指定手段によって指定
されるデジタルデータに対応する周波数の局発信号が局
部発振手段から出力され、その指定されたデジタルデー
タに基づき演算手段によって対応する希望受信周波数に
相当する直流電圧データが演算され、そのデータを受け
た直流電圧生成手段から希望受信周波数同調手段に対し
てデータに対応する直流電圧が与えられる。その結果、
希望受信周波数同調手段では、周波数指定手段によって
指定されるデジタルデータに対応する希望受信周波数に
同調し、その周波数の信号が受信可能となり、PLLを
要することなく選局動作時間を短縮化でき、コストも低
減できる。
されるデジタルデータに対応する周波数の局発信号が局
部発振手段から出力され、その指定されたデジタルデー
タに基づき演算手段によって対応する希望受信周波数に
相当する直流電圧データが演算され、そのデータを受け
た直流電圧生成手段から希望受信周波数同調手段に対し
てデータに対応する直流電圧が与えられる。その結果、
希望受信周波数同調手段では、周波数指定手段によって
指定されるデジタルデータに対応する希望受信周波数に
同調し、その周波数の信号が受信可能となり、PLLを
要することなく選局動作時間を短縮化でき、コストも低
減できる。
【0019】また、希望受信周波数同調手段の可変容量
ダイオードにばらつきがある場合でも、直流電圧データ
を演算する演算式の定数が保持されているメモリの内容
を書換えることによって、個々の可変容量ダイオードの
ばらつきを吸収して同調周波数と局部発振周波数のトラ
ッキングを受信全帯域にわたって極めて良好な状態に保
つことができる。
ダイオードにばらつきがある場合でも、直流電圧データ
を演算する演算式の定数が保持されているメモリの内容
を書換えることによって、個々の可変容量ダイオードの
ばらつきを吸収して同調周波数と局部発振周波数のトラ
ッキングを受信全帯域にわたって極めて良好な状態に保
つことができる。
【0020】
【実施例】図1は、本発明の一実施例である受信機の概
略的な構成を示すブロック図である。この受信機は、プ
ログラム制御可能な局部発振器10、入力される直流電
圧によってそれぞれ制御されるアンテナ同調回路2およ
びRF同調回路4を備えたスーパー受信機であって、ア
ンテナ1による受信信号がアンテナ同調回路2、RF増
幅器3、RF同調回路4を経て混合器5に入力される。
略的な構成を示すブロック図である。この受信機は、プ
ログラム制御可能な局部発振器10、入力される直流電
圧によってそれぞれ制御されるアンテナ同調回路2およ
びRF同調回路4を備えたスーパー受信機であって、ア
ンテナ1による受信信号がアンテナ同調回路2、RF増
幅器3、RF同調回路4を経て混合器5に入力される。
【0021】混合器5は、RF同調回路4を経て入力さ
れる受信信号と局部発振器10から入力される局発信号
とから中間周波数成分を得るための回路であり、その出
力が中間周波増幅器6で増幅され、復調回路7および低
周波増幅器8を経てスピーカ9に与えられる。
れる受信信号と局部発振器10から入力される局発信号
とから中間周波数成分を得るための回路であり、その出
力が中間周波増幅器6で増幅され、復調回路7および低
周波増幅器8を経てスピーカ9に与えられる。
【0022】前記局部発振器10には周波数データレジ
スタ11が接続される。この周波数データレジスタ11
は、システムコントローラ13から与えられるデジタル
データである周波数データを保持するための回路であり
、この場合の周波数データとは希望受信周波数fに対応
する局部発振周波数foのデータである。周波数データ
レジスタ11から出力される局部発振周波数foの周波
数データを受けて、局部発振器10はその局部発振周波
数foで発振する。上記システムコントローラ13には
表示器14が接続され、この表示器14で上記周波数デ
ータに対応する希望受信周波数fが表示される。
スタ11が接続される。この周波数データレジスタ11
は、システムコントローラ13から与えられるデジタル
データである周波数データを保持するための回路であり
、この場合の周波数データとは希望受信周波数fに対応
する局部発振周波数foのデータである。周波数データ
レジスタ11から出力される局部発振周波数foの周波
数データを受けて、局部発振器10はその局部発振周波
数foで発振する。上記システムコントローラ13には
表示器14が接続され、この表示器14で上記周波数デ
ータに対応する希望受信周波数fが表示される。
【0023】また、上記周波数データレジスタ11には
中間周波シフト回路12が接続されている。この中間周
波シフト回路12は、周波数データレジスタ11から与
えられる局部発振周波数fの周波数データに基づき、周
波数fo−fiを演算し、アンテナ同調回路2およびR
F同調回路4が同調すべき希望受信周波数fのデータを
生成するための回路である。
中間周波シフト回路12が接続されている。この中間周
波シフト回路12は、周波数データレジスタ11から与
えられる局部発振周波数fの周波数データに基づき、周
波数fo−fiを演算し、アンテナ同調回路2およびR
F同調回路4が同調すべき希望受信周波数fのデータを
生成するための回路である。
【0024】中間周波シフト回路12の次段にはデータ
演算回路15が接続されている。このデータ演算回路1
5は、中間周波シフト回路12から与えられる周波数デ
ータを後述する所定の関係式に代入することによって、
アンテナ同調回路2およびRF同調回路4に入力すべき
直流電圧のデータを演算するための回路である。
演算回路15が接続されている。このデータ演算回路1
5は、中間周波シフト回路12から与えられる周波数デ
ータを後述する所定の関係式に代入することによって、
アンテナ同調回路2およびRF同調回路4に入力すべき
直流電圧のデータを演算するための回路である。
【0025】また、このデータ演算回路15には、上記
関係式の各定数K1,K2,K3をデータとして保持す
る電気的に書換え可能な定数レジスタ16,17,18
が接続されている。さらに、これら定数レジスタ16,
17,18の内容はシステムコントローラ13によって
書換えできるように構成されている。この場合の定数レ
ジスタ16,17,18として、プログラム可能読出し
専用メモリ(Programmable Read O
nly Memory;以下、PROMと略称する)や
、電池バックアップ式の随時書込み読出しメモリ(Ra
ndom Access Memory;以下、RAM
と略称する)などが用いられる。
関係式の各定数K1,K2,K3をデータとして保持す
る電気的に書換え可能な定数レジスタ16,17,18
が接続されている。さらに、これら定数レジスタ16,
17,18の内容はシステムコントローラ13によって
書換えできるように構成されている。この場合の定数レ
ジスタ16,17,18として、プログラム可能読出し
専用メモリ(Programmable Read O
nly Memory;以下、PROMと略称する)や
、電池バックアップ式の随時書込み読出しメモリ(Ra
ndom Access Memory;以下、RAM
と略称する)などが用いられる。
【0026】データ演算回路15の次段にはデジタル−
アナログ変換器(以下、D/Aコンバータと略称する)
20が接続されている。このD/Aコンバータ20は、
データ演算回路15から与えられる直流電圧データを直
流電圧に変換してアンテナ同調回路2およびRF同調回
路4に与える回路である。
アナログ変換器(以下、D/Aコンバータと略称する)
20が接続されている。このD/Aコンバータ20は、
データ演算回路15から与えられる直流電圧データを直
流電圧に変換してアンテナ同調回路2およびRF同調回
路4に与える回路である。
【0027】さらに、このスーパー受信機では、その本
体部21とは別にトラッキング調整用の発振器19が設
けられている。この発振器19は、アンテナ同調回路2
、RF同調回路4に組込まれる後述する可変容量ダイオ
ードの特性のばらつきに適応するようにD/Aコンバー
タ20から与える直流電圧を調整するときに、テスト用
の信号を出力するための回路であって、中間周波シフト
回路12から与えられるデータに応じた周波数の信号を
出力してアンテナ同調回路2に与えるように構成されて
いる。これに対応して、上記調整時の復調回路7の出力
をシステムコントローラ13に与えるように構成されて
いる。
体部21とは別にトラッキング調整用の発振器19が設
けられている。この発振器19は、アンテナ同調回路2
、RF同調回路4に組込まれる後述する可変容量ダイオ
ードの特性のばらつきに適応するようにD/Aコンバー
タ20から与える直流電圧を調整するときに、テスト用
の信号を出力するための回路であって、中間周波シフト
回路12から与えられるデータに応じた周波数の信号を
出力してアンテナ同調回路2に与えるように構成されて
いる。これに対応して、上記調整時の復調回路7の出力
をシステムコントローラ13に与えるように構成されて
いる。
【0028】図2は、上記アンテナ同調回路2およびR
F同調回路4の具体的な構成の一例を示す回路図である
。同調コイルL1には、温度補償コンデンサC1が並列
に接続され、さらに可変容量ダイオードVC1を介して
バイパスコンデンサC2が並列に接続されている。可変
容量ダイオードVC1とバイパスコンデンサC2との接
続点には抵抗R1を介して入力端子22が接続され、こ
の入力端子22にアンテナ同調回路2およびRF同調回
路4を希望受信周波数に同調させるための直流電圧、つ
まりD/Aコンバータ20から与えられる直流電圧が入
力される。出力信号は、同調コイルL1に接続された出
力端子23,24のいずれかから取出される。
F同調回路4の具体的な構成の一例を示す回路図である
。同調コイルL1には、温度補償コンデンサC1が並列
に接続され、さらに可変容量ダイオードVC1を介して
バイパスコンデンサC2が並列に接続されている。可変
容量ダイオードVC1とバイパスコンデンサC2との接
続点には抵抗R1を介して入力端子22が接続され、こ
の入力端子22にアンテナ同調回路2およびRF同調回
路4を希望受信周波数に同調させるための直流電圧、つ
まりD/Aコンバータ20から与えられる直流電圧が入
力される。出力信号は、同調コイルL1に接続された出
力端子23,24のいずれかから取出される。
【0029】図2の回路に示す可変容量ダイオードVC
1の容量Cは、印加される直流電圧をVとすると、
1の容量Cは、印加される直流電圧をVとすると、
【0
030】
030】
【数1】
【0031】と表せる。ただし、K1,K2はそれぞれ
定数である。
定数である。
【0032】図3は、一般的な可変容量ダイオードの電
圧−容量特性の一例を示す図である。この場合の容量C
と電圧Vの関係式は、
圧−容量特性の一例を示す図である。この場合の容量C
と電圧Vの関係式は、
【0033】
【数2】
【0034】と表すことができる。ただし、K1,K2
,K3はそれぞれ定数であり、可変容量ダイオード固有
の物理的特性によって決まるものである。
,K3はそれぞれ定数であり、可変容量ダイオード固有
の物理的特性によって決まるものである。
【0035】図2の同調回路において、同調コイルL1
のインダクタンスをL、コンデンサC1と回路の分布容
量との合成容量をCφ、共振周波数をfとすると、この
同調回路が目的の共振周波数fに共振するために可変容
量ダイオードVC1に印加すべき直流電圧V、つまり上
記同調回路が希望受信周波数fに同調するのに必要な直
流電圧Vは、
のインダクタンスをL、コンデンサC1と回路の分布容
量との合成容量をCφ、共振周波数をfとすると、この
同調回路が目的の共振周波数fに共振するために可変容
量ダイオードVC1に印加すべき直流電圧V、つまり上
記同調回路が希望受信周波数fに同調するのに必要な直
流電圧Vは、
【0036】
【数3】
【0037】と表される。ただし、K1,K2,K3は
定数である。この数3が、上述したデータ演算回路15
で採用される演算式であり、定数K1,K2,K3が定
数レジスタ16,17,18にそれぞれ保持される。
定数である。この数3が、上述したデータ演算回路15
で採用される演算式であり、定数K1,K2,K3が定
数レジスタ16,17,18にそれぞれ保持される。
【0038】図4は、図1における局部発振器10の具
体的な構成を示すブロック図である。発振器25は、1
0MHz,20MHz,30MHzの各周波数を選択可
能な発振器であり、発振器26,27は10MHz,1
1MHz,12MHz,…,19MHzまでの1MHz
おきのステップを有する周波数を選択可能な発振器であ
る。また、発振器28,29はそれぞれ64MHz,1
0MHzを発振する発振器であり、これら全ての発振器
の周波数は、1つあるいは2つの水晶発振回路からの出
力を基準にして分周、混合することによって生成される
。ここでは、発振器を5つのブロックに分けて示してい
るが、実際には同一の周波数となる信号源は1つである
。
体的な構成を示すブロック図である。発振器25は、1
0MHz,20MHz,30MHzの各周波数を選択可
能な発振器であり、発振器26,27は10MHz,1
1MHz,12MHz,…,19MHzまでの1MHz
おきのステップを有する周波数を選択可能な発振器であ
る。また、発振器28,29はそれぞれ64MHz,1
0MHzを発振する発振器であり、これら全ての発振器
の周波数は、1つあるいは2つの水晶発振回路からの出
力を基準にして分周、混合することによって生成される
。ここでは、発振器を5つのブロックに分けて示してい
るが、実際には同一の周波数となる信号源は1つである
。
【0039】加算器30は、発振器28,29の出力周
波数を加算した74MHzの周波数信号を得る回路であ
り、加算器31は上記加算器30からの出力周波数と発
振器27の出力周波数とを加算した84MHzから93
MHzまでの1MHzおきの周波数信号を任意に選択し
て出力する回路である。
波数を加算した74MHzの周波数信号を得る回路であ
り、加算器31は上記加算器30からの出力周波数と発
振器27の出力周波数とを加算した84MHzから93
MHzまでの1MHzおきの周波数信号を任意に選択し
て出力する回路である。
【0040】分周器32は、加算器31の出力周波数を
10分の1に分周して、8.4MHzから9.3MHz
までの100KHzおきの周波数信号を任意に選択して
出力する回路である。
10分の1に分周して、8.4MHzから9.3MHz
までの100KHzおきの周波数信号を任意に選択して
出力する回路である。
【0041】また、加算器33は、上記分周器32から
の出力周波数と発振器28からの出力周波数とを加算し
た72.4MHzから73.3MHzまでの100KH
zおきの周波数信号を任意に選択して出力する回路であ
る。
の出力周波数と発振器28からの出力周波数とを加算し
た72.4MHzから73.3MHzまでの100KH
zおきの周波数信号を任意に選択して出力する回路であ
る。
【0042】加算器34は、上記加算器33からの出力
周波数と発振器26で選択された出力周波数とを加算し
た82.4MHzから92.3MHzまでの100KH
zおきの周波数信号を出力する回路である。
周波数と発振器26で選択された出力周波数とを加算し
た82.4MHzから92.3MHzまでの100KH
zおきの周波数信号を出力する回路である。
【0043】さらに、加算器35は、上記加算器34か
らの出力周波数と発振器25からの出力周波数とを加算
した92.4MHzから122.3MHzまでの100
KHzおきの周波数信号を出力する回路であり、この周
波数信号は出力端子36から取出される。
らの出力周波数と発振器25からの出力周波数とを加算
した92.4MHzから122.3MHzまでの100
KHzおきの周波数信号を出力する回路であり、この周
波数信号は出力端子36から取出される。
【0044】これとは別に、前記周波数データレジスタ
11から与えられる局部発振周波数foの周波数データ
に基づき、出力端子36からその局部発振周波数foが
得られるように各発振器25,26,27の発振周波数
を高速に選択する周波数選択回路37が設けられる。
11から与えられる局部発振周波数foの周波数データ
に基づき、出力端子36からその局部発振周波数foが
得られるように各発振器25,26,27の発振周波数
を高速に選択する周波数選択回路37が設けられる。
【0045】図5は、上記スーパー受信機の動作を説明
するフローチャートである。ステップa1において、シ
ステムコントローラ13から希望受信周波数fに対応す
る局部発振周波数foの周波数データが周波数データレ
ジスタ11に与えられ保持されると、ステップa2では
周波数データレジスタ11からこの周波数データを受け
る局部発振器10は、局部発振周波数foで発振し、そ
の局発信号が混合器5に入力される。
するフローチャートである。ステップa1において、シ
ステムコントローラ13から希望受信周波数fに対応す
る局部発振周波数foの周波数データが周波数データレ
ジスタ11に与えられ保持されると、ステップa2では
周波数データレジスタ11からこの周波数データを受け
る局部発振器10は、局部発振周波数foで発振し、そ
の局発信号が混合器5に入力される。
【0046】一方、ステップa3において周波数データ
レジスタ11から局部発振周波数foの周波数データを
受ける中間周波シフト回路12では、中間周波数fiに
基づき周波数fo−fiが演算され、ステップa4では
その演算結果からアンテナ同調回路2およびRF同調回
路4が同調すべき周波数、つまり上記局部発振周波数f
oに対応する希望受信周波数fのデータが出力される。
レジスタ11から局部発振周波数foの周波数データを
受ける中間周波シフト回路12では、中間周波数fiに
基づき周波数fo−fiが演算され、ステップa4では
その演算結果からアンテナ同調回路2およびRF同調回
路4が同調すべき周波数、つまり上記局部発振周波数f
oに対応する希望受信周波数fのデータが出力される。
【0047】ステップa5において、データ演算回路1
5では、中間周波数シフト回路12から出力されるデー
タを受け、このデータと定数レジスタ16,17,18
に保持されている定数データK1,K2,K3を前記数
3に示す関係式に代入した値が演算され、その演算結果
が直流電圧データとして出力される。ステップa6で、
この直流電圧データはD/Aコンバータ20で直流電圧
に変換され、その直流電圧はアンテナ同調回路2および
RF同調回路4に入力される。ステップa7では、アン
テナ同調回路2およびRF同調回路4は受信を希望する
周波数fに同調し、その周波数の信号が受信される。
5では、中間周波数シフト回路12から出力されるデー
タを受け、このデータと定数レジスタ16,17,18
に保持されている定数データK1,K2,K3を前記数
3に示す関係式に代入した値が演算され、その演算結果
が直流電圧データとして出力される。ステップa6で、
この直流電圧データはD/Aコンバータ20で直流電圧
に変換され、その直流電圧はアンテナ同調回路2および
RF同調回路4に入力される。ステップa7では、アン
テナ同調回路2およびRF同調回路4は受信を希望する
周波数fに同調し、その周波数の信号が受信される。
【0048】一般的に使用される中間周波数を10.7
MHz、希望受信周波数fよりも局部発振周波数foが
高いものとすると、このスーパー受信機では、81.7
MHzから111.6MHzまで100KHzステップ
で受信可能となる。
MHz、希望受信周波数fよりも局部発振周波数foが
高いものとすると、このスーパー受信機では、81.7
MHzから111.6MHzまで100KHzステップ
で受信可能となる。
【0049】この受信信号fは混合器5に入力され、同
様に局部発振器10から混合器5に入力される局発信号
foと混合され、中間周波数fの信号に変換される。こ
の中間周波数信号は中間周波増幅器6で増幅され、さら
に復調回路7で低周波信号に復調され、低周波増幅器8
で増幅されてスピーカ9で再生される。
様に局部発振器10から混合器5に入力される局発信号
foと混合され、中間周波数fの信号に変換される。こ
の中間周波数信号は中間周波増幅器6で増幅され、さら
に復調回路7で低周波信号に復調され、低周波増幅器8
で増幅されてスピーカ9で再生される。
【0050】上記データ演算回路15、中間周波シフト
回路12、周波数データレジスタ11はデジタル論理回
路で構成されるので、その応答速度は局部発振器10の
周波数切換速度に十分追従でき、かつD/Aコンバータ
20も十分にこの変化に追従可能である。したがって、
選局速度が高速で、かつPLLシンセサイザー方式のス
ーパー受信機と同等の受信帯域をカバーできることにな
る。
回路12、周波数データレジスタ11はデジタル論理回
路で構成されるので、その応答速度は局部発振器10の
周波数切換速度に十分追従でき、かつD/Aコンバータ
20も十分にこの変化に追従可能である。したがって、
選局速度が高速で、かつPLLシンセサイザー方式のス
ーパー受信機と同等の受信帯域をカバーできることにな
る。
【0051】ところで、アンテナ同調回路2およびRF
同調回路4に組込まれる2つの可変容量ダイオードVC
1は、その物理的特性が揃ったものを使用するのが通例
であるが、このペア特性を確保できるのは可変容量ダイ
オードの製造上、1組だけである。これに対して、大量
に生産される可変容量ダイオードの特性には相当のばら
つきがあるので、その中から任意に1組を選んで上記ア
ンテナ同調回路2およびRF同調回路4の可変容量ダイ
オードVD1として使用したとすると、D/Aコンバー
タ20で生成される直流電圧の入力に応じてアンテナ同
調回路2およびRF同調回路4が同調する受信周波数と
実際の希望受信周波数との間にずれが生じることになる
。
同調回路4に組込まれる2つの可変容量ダイオードVC
1は、その物理的特性が揃ったものを使用するのが通例
であるが、このペア特性を確保できるのは可変容量ダイ
オードの製造上、1組だけである。これに対して、大量
に生産される可変容量ダイオードの特性には相当のばら
つきがあるので、その中から任意に1組を選んで上記ア
ンテナ同調回路2およびRF同調回路4の可変容量ダイ
オードVD1として使用したとすると、D/Aコンバー
タ20で生成される直流電圧の入力に応じてアンテナ同
調回路2およびRF同調回路4が同調する受信周波数と
実際の希望受信周波数との間にずれが生じることになる
。
【0052】そこで、このようなトラッキングずれを微
調整する処理がたとえば製造工程の中で必要になる。こ
のスーパー受信機では、そのトラッキング調整を以下の
動作によって行うことができる。
調整する処理がたとえば製造工程の中で必要になる。こ
のスーパー受信機では、そのトラッキング調整を以下の
動作によって行うことができる。
【0053】受信周波数帯域の範囲内で予め設定された
複数のチェック用周波数データを選択的に中間周波シフ
ト回路12から発振器19に与え、発振器19からチェ
ック用周波数の信号をアンテナ同調回路2に入力して、
この間に復調回路7の出力レベルをシステムコントロー
ラ13で判定し、その出力レベルが最大となるように定
数レジスタ16,17,18の内容つまり前記数3の各
定数K1,K2,K3を選定して書換える。なお、この
定数K1,K2,K3の選定方法は多数あり、いずれも
公知の技術、ソフトウエアで処理できる。
複数のチェック用周波数データを選択的に中間周波シフ
ト回路12から発振器19に与え、発振器19からチェ
ック用周波数の信号をアンテナ同調回路2に入力して、
この間に復調回路7の出力レベルをシステムコントロー
ラ13で判定し、その出力レベルが最大となるように定
数レジスタ16,17,18の内容つまり前記数3の各
定数K1,K2,K3を選定して書換える。なお、この
定数K1,K2,K3の選定方法は多数あり、いずれも
公知の技術、ソフトウエアで処理できる。
【0054】なお、上記実施例のスーパー受信機の経済
性をさらに高めるために、データ演算回路15、中間周
波シフト回路12、周波数データレジスタ11、定数レ
ジスタ16,17,18、D/Aコンバータ20の各機
能を全て、もしくは一部をプログラム制御方式のマイク
ロコンピュータで代用してもよく、さらにシステムコン
トローラ13も含めて1つのマイクロコンピュータで構
成してもよい。
性をさらに高めるために、データ演算回路15、中間周
波シフト回路12、周波数データレジスタ11、定数レ
ジスタ16,17,18、D/Aコンバータ20の各機
能を全て、もしくは一部をプログラム制御方式のマイク
ロコンピュータで代用してもよく、さらにシステムコン
トローラ13も含めて1つのマイクロコンピュータで構
成してもよい。
【0055】また、上記プログラム制御において、デー
タ演算速度が高速選局の障害となる場合には、つぎのよ
うな構成としてもよい。すなわち、受信周波数の全帯域
もしくは一部において、前述した受信チェックを行い、
希望受信周波数に対応して得られる直流電圧の演算結果
のみを、PROMまたはRAMに保持しておき、周波数
データの入力に応じて、直ちにその周波数に対応した番
地のメモリデータを参照し、直接あるいは近似値を求め
てD/Aコンバータ20に与えることによって選局の高
速化を図るものである。
タ演算速度が高速選局の障害となる場合には、つぎのよ
うな構成としてもよい。すなわち、受信周波数の全帯域
もしくは一部において、前述した受信チェックを行い、
希望受信周波数に対応して得られる直流電圧の演算結果
のみを、PROMまたはRAMに保持しておき、周波数
データの入力に応じて、直ちにその周波数に対応した番
地のメモリデータを参照し、直接あるいは近似値を求め
てD/Aコンバータ20に与えることによって選局の高
速化を図るものである。
【0056】
【発明の効果】以上のように、本発明の受信機によれば
、周波数指定手段によって指定されるデジタルデータに
対応する周波数の局発信号を局部発振手段から出力し、
その指定されたデジタルデータに基づき演算手段によっ
て対応する希望受信周波数に相当する直流電圧データを
演算し、そのデータを受けた直流電圧生成手段から希望
受信周波数同調手段に対してデータに対応する直流電圧
を与えるようにしているので、希望受信周波数同調手段
では、周波数指定手段によって指定されるデジタルデー
タに対応する希望受信周波数に即時同調し、その周波数
の信号が受信可能となり、PLLを要することなく選局
動作時間を短縮化でき、コストも低減できる。
、周波数指定手段によって指定されるデジタルデータに
対応する周波数の局発信号を局部発振手段から出力し、
その指定されたデジタルデータに基づき演算手段によっ
て対応する希望受信周波数に相当する直流電圧データを
演算し、そのデータを受けた直流電圧生成手段から希望
受信周波数同調手段に対してデータに対応する直流電圧
を与えるようにしているので、希望受信周波数同調手段
では、周波数指定手段によって指定されるデジタルデー
タに対応する希望受信周波数に即時同調し、その周波数
の信号が受信可能となり、PLLを要することなく選局
動作時間を短縮化でき、コストも低減できる。
【0057】また、希望受信周波数同調手段の可変容量
ダイオードにばらつきがある場合でも、直流電圧データ
を演算する演算式の定数が保持されているメモリの内容
を書換えることによって、個々の可変容量ダイオードの
ばらつきを吸収して同調周波数と局部発振周波数のトラ
ッキングを受信全帯域にわたって極めて良好な状態に保
つことができる。
ダイオードにばらつきがある場合でも、直流電圧データ
を演算する演算式の定数が保持されているメモリの内容
を書換えることによって、個々の可変容量ダイオードの
ばらつきを吸収して同調周波数と局部発振周波数のトラ
ッキングを受信全帯域にわたって極めて良好な状態に保
つことができる。
【図1】本発明の一実施例である受信機の概略的な構成
を示すブロック図である。
を示すブロック図である。
【図2】実施例の受信機における同調回路の具体的な構
成を示す回路図である。
成を示す回路図である。
【図3】一般的な電圧可変容量ダイオードの電圧−容量
特性を示す図である。
特性を示す図である。
【図4】実施例の受信機における局部発振器の具体的な
構成を示すブロック図である。
構成を示すブロック図である。
【図5】実施例の受信機の動作を説明するフローチャー
トである。
トである。
【図6】従来のPLLシンセサイザー方式のスーパー受
信機の概略的な構成を示すブロック図である。
信機の概略的な構成を示すブロック図である。
【図7】従来のダイレクトシンセサイザー方式のスーパ
ー受信機の概略的な構成を示すブロック図である。
ー受信機の概略的な構成を示すブロック図である。
2 アンテナ同調回路
4 RF同調回路
5 混合器
10 局部発振器
11 周波数データレジスタ
12 中間周波シフト回路
13 システムコントローラ
15 データ演算回路
16,17,18 定数レジスタ
20 D/Aコンバータ
VC1 可変容量ダイオード
Claims (1)
- 【請求項1】 入力される直流電圧に応じて容量変化
する可変容量ダイオードを含む制御可能な希望受信周波
数同調手段と、希望受信周波数またはこれに対応する局
部発振周波数をデジタルデータとして指定する周波数指
定手段と、周波数指定手段によって指定されたデジタル
データに対応する周波数で発振する局部発振手段と、周
波数指定手段によって指定されたデジタルデータを所定
の演算式に代入することによって前記希望受信周波数同
調手段に入力すべき直流電圧のデータを演算する演算手
段と、前記演算式の定数を保持する電気的に書換え可能
なメモリと、演算手段によって演算されたデータから直
流電圧を生成して前記希望受信周波数同調手段に与える
直流電圧生成手段とを備えたスーパーヘテロダイン方式
の受信機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13432191A JPH04358423A (ja) | 1991-06-05 | 1991-06-05 | 受信機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13432191A JPH04358423A (ja) | 1991-06-05 | 1991-06-05 | 受信機 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04358423A true JPH04358423A (ja) | 1992-12-11 |
Family
ID=15125581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13432191A Pending JPH04358423A (ja) | 1991-06-05 | 1991-06-05 | 受信機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04358423A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006246419A (ja) * | 2005-03-04 | 2006-09-14 | Seiko Npc Corp | 電波同調受信回路、電波同調受信装置および電波同調受信方法 |
JP2008196954A (ja) * | 2007-02-13 | 2008-08-28 | Seiko Instruments Inc | 電波時計 |
WO2012049787A1 (ja) * | 2010-10-13 | 2012-04-19 | パナソニック株式会社 | 受信機 |
WO2013187048A1 (ja) * | 2012-06-12 | 2013-12-19 | 株式会社デンソー | 通信装置および整合回路の印加電圧調整方法 |
JP2014507886A (ja) * | 2011-01-31 | 2014-03-27 | シリコン・ラボラトリーズ・インコーポレイテッド | 同調ネットワークを含むレシーバ回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58150318A (ja) * | 1982-03-02 | 1983-09-07 | Matsushita Electric Ind Co Ltd | 選局装置 |
JPS62204609A (ja) * | 1986-03-05 | 1987-09-09 | Matsushita Electric Ind Co Ltd | プリセツトチユ−ナ |
-
1991
- 1991-06-05 JP JP13432191A patent/JPH04358423A/ja active Pending
Patent Citations (2)
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US9531340B2 (en) | 2012-06-12 | 2016-12-27 | Denso Corporation | Communication device and method of adjusting applied voltage for matching circuit |
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