JPH04357539A

JPH04357539A - ２重ポートのキャッシュタグメモリデバイス

Info

Publication number: JPH04357539A
Application number: JP3047216A
Authority: JP
Inventors: Alex D Daly; アレックス・ディー・デイリー; Rickie Lynn Tuttle; リッキー・リン・タトル
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1990-01-31
Filing date: 1991-01-25
Publication date: 1992-12-10
Also published as: EP0439952A3; EP0439952A2; KR910014819A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、概してデジタルコン
ピュータシステムに関し、特にキャッシュメモリシステ
ムに関するものである。

【０００２】

【従来の技術】キャッシュメモリは、システム性能を改
善するために、多くのコンピュータシステムに用いられ
ている。キャッシュメモリ（以下、単にキャッシュとい
う）は、中央プロセッサとシステムの主記憶装置との間
にある比較的小さく高速なメモリである。中央プロセッ
サにより記憶場所がアクセスされるとき、その場所の内
容はキャッシュに出される。典型的には、いくつかの連
続する記憶場所が一度にキャッシュにロードされる。キ
ャッシュ内に格納された記憶場所の内容をプロセッサが
読出すときにはいつでも、そのような場所をアクセスす
るために必要な時間は非常に短縮される。キャッシュ内
に格納されたデータのアクセスは、３〜１０倍の割合で
アクセス時間を改善することができる。

【０００３】典型的なプログラムの性質は、読出アクセ
スが、記憶場所の書込アクセスに対して、ほぼ８対１又
は９対１の割合で、数で圧倒しているようなものである
。記憶場所にデータが書込まれるとき、このデータは後
で主記憶装置のみに書込まれるべくキャッシュ内に保持
されてもよく、その後の時間のみに主記憶装置に書込ま
れるべきか、又は、キャッシュに書込まれるのと同様に
主記憶装置にすぐに書込まれてもよい。前者の機能はラ
イトバック（ｗｒｉｔｅ−ｂａｃｋ）として知られてい
るのに対し、後者の機能はライトスルー（ｗｒｉｔｅ−
ｔｈｒｏｕｇｈ）として知られている。ライトスルーキ
ャッシュでは、システムの主記憶装置がとにかくアクセ
スされるので、中央プロセッサによる書込時に時間が全
く短縮されなくても、読出動作が優位にある理由から、
ほとんどのプログラムの統計量及び良いキャッシュアル
ゴリズムは、システム性能を著しく改善することができ
る。良いキャッシュ技術は、実行された読出動作の９０
％以上に対して主記憶装置のアクセスが全く必要ないと
いうことを意味する、好都合な９０％以上の「ヒット率
（ｈｉｔ　ｒａｔｉｏ）」を提供することができる。

【０００４】キャッシュは、２つのタイプのメモリとし
て考慮することができる。第１のタイプはデータが実際
に格納されるデータメモリである。第２のタイプは、ど
の記憶場所がキャッシュ内に実際に格納されるのかを決
定するのに用いられるタグメモリ、即ち、タグＲＡＭと
して知られている。一般に、キャッシュタグＲＡＭはデ
ータキャッシュのエントリに対応した複数のエントリを
含む。各エントリは、対応するデータキャッシュエント
リに格納される記憶場所のＭＳＢ（ｍｏｓｔ　ｓｉｇ−
ｎｉｆｉｃａｎｔ　ｂｉｔ）を含むタグエントリ自身と
共に、中央プロセッサにより発生されるアドレスのいく
つかのＬＳＢ（ｌｅａｓｔ　ｓｉｇｎｉｆｉｃａｎｔ　
ｂｉｔ）によりインデクスされる。もし、キャッシュタ
グ内に格納されたＭＳＢが、現在発生されているアドレ
スのＭＳＢと、タグＲＡＭに対するインデクスとして作
用するこのアドレスのＬＳＢとを整合させるならば、キ
ャッシュの「ヒット」が起こり、読出されるべきデータ
は、対応するデータキャッシュエントリから取り出され
てもよい。もし、所望のアドレスに対応するデータがデ
ータキャッシュ内に位置しなければ、タグエントリは、
アドレスのＭＳＢと整合せず、「ミス（ｍｉｓｓ）」が
起こるだろう。これは、データがシステムの主記憶装置
からデータキャッシュに取り出されなければならないと
いうことを示している。このとき、キャッシュタグエン
トリの現在の内容は、新しく取り出されたアドレスのＭ
ＳＢにより書き直される。

【０００５】マルチプロセッサシステムにおいて、シス
テム内の各プロセッサにそれ自身のキャッシュを提供す
ることができる。各ローカルプロセッサは、可能なとき
にはいつでも自身のキャッシュをアクセスし、必要なと
きのみにシステムバスを介してシステムの主記憶装置を
アクセスする。

【０００６】この状態は、「キャッシュ密着性（ｃｏｈ
ｅｒｅｎｃｙ）問題」として知られた重要な問題を導入
する。この問題は、システムの主記憶装置内に分配され
た変数がシステム内の２つ以上のプロセッサによりアク
セスされ得るときにはいつでも起こる。これらのプロセ
ッサは、ローカルＣＰＵ、又は、バスに結合された入出
力デバイスであり得る。キャッシュ密着性問題は、単一
の記憶場所が２つ以上のローカルキャッシュ内にキャッ
シュされたときに起こる。もし、プロセッサのうちの１
つがその記憶場所に新しい値を書込むならば、その記憶
場所は、同一の変数の値と相反するか、又は、他のキャ
ッシュ内に現在キャッシュされている主記憶装置の場所
と相反するだろう。キャッシュ密着性問題は、非キャッ
シュ（ｎｏｎ−ｃａｃｈｉｎｇ）デバイスが、他のデバ
イスによりキャッシュされているシステムの記憶場所に
書込むときにも起こる。

【０００７】キャッシュ密着性問題を扱う１つの方法は
、キャッシュを有する全てのローカルプロセッサが、常
にメインシステムバスをモニタする、即ち「詮索（ｓｎ
ｏｏｐ）」するようにさせることである。もし、他のプ
ロセッサ又はデバイスが、ローカルキャッシュ内に現在
格納されている記憶場所にデータを書込めば、ローカル
キャッシュエントリは無効にされなければならない。も
し、ローカルプロセッサによりその場所が後でアクセス
されれば、更新された値は、システムの主記憶装置から
取り出されるだろう。

【０００８】このバス詮索方法を実行する現在の方法は
、煩わしく且つ複雑である。典型的には、それらは、１
つはローカルプロセッサ用、もう１つはバス詮索回路装
置用、の２つのキャッシュタグメモリを使用する。１つ
のタグメモリに対する変更が起きたときにはいつでも、
常にそれらが整合するように、制御回路装置は他のキャ
ッシュタグを更新する。キャッシュタグの密着性を維持
するこの方法は、速度が遅く、コストがかかり、かなり
複雑である。

【０００９】キャッシュ密着性を維持するためのバス詮
索を簡単にするキャッシュタグメモリデバイスを提供す
ることが望ましいだろう。比較的簡潔で安価であり、全
体的に更新されてきたかも知れないキャッシュ場所を、
ローカルプロセッサがアクセスしないようにするような
デバイスを提供することが更に望ましいだろう。

【００１０】

【発明の概要】従って、この発明の１つの目的は、マル
チプロセッサシステムと共に用いるのに適したキャッシ
ュタグメモリデバイスを提供することにある。この発明
の他の目的は、もしシステムバスに接続された他のデバ
イスが、キャッシュサブシステム内に含まれた対応する
システムの主記憶装置の場所にデータを書込めば、キャ
ッシュエントリを無効としてマークするようなキャッシ
ュタグメモリデバイスを提供することにある。この発明
の更に他の目的は、最小の複雑さでローカルキャッシュ
を実施するために用いられ得るようなキャッシュタグメ
モリデバイスを提供することにある。

【００１１】従って、この発明によれば、キャッシュタ
グメモリデバイスは、キャッシュタグを含む２重ポート
メモリアレイを有する。ローカルプロセッサによりアク
セスされる１つのポートは、アレイから読取ること及び
アレイに書込むことができる。他のポートは、全体のシ
ステムバスを通してアクセスされ、メモリアレイを読取
ることのみができる。アレイ内の各エントリと関連する
格納ビットは、有効ビットとして用いられる。もし、シ
ステムの書込動作中にキャッシュエントリがシステムの
アドレスと整合すれば、２重ポートキャッシュタグメモ
リはその動作をモニタし、対応する有効ビットは、エン
トリが無効であることを示す値に設定される。比較サイ
クル中に、そのような有効ビットがエントリの無効を示
す場合、キャッシュタグエントリは決して整合されるこ
とがない。

【００１２】この発明の特徴と信じられる新規な要点は
、付加された特許請求の範囲に示されている。しかし、
この発明自身は、用途の好ましいモード、又、他の目的
及びその利点と同様に、添付された図面と共に明細書を
読む場合、実施例についての以下の詳細な説明を参照す
ることにより最も良く理解されるだろう。

【００１３】

【実施例】図１について説明すると、これにはマルチプ
ロセッサコンピュータシステム８が示されている。ロー
カルプロセッサ１０、１２、１４には、それぞれローカ
ルキャッシュ１６、１８、２０が配設されている。ロー
カルプロセッサ１０、１２、１４は、互いに通信すると
共に、システムバス２６を介してシステムの主記憶装置
２４と通信する。複数の入出力デバイス２８、３０も、
システムバス２６に結合されている。入出力デバイス２
８、３０は、一般にローカルキャッシュメモリを含まな
い。

【００１４】種々のローカルキャッシュ１６、１８、２
０に格納されて分配された変数の間で密着性を維持する
問題は、いくつかの方法で起こり得る。例えばその１つ
において、ローカルキャッシュ１６及び１８は、それぞ
れシステムの主記憶装置２４から分配された変数のコピ
ーを含むかもしれない。もし、ローカルプロセッサ１２
が、そのような分配された変数の値を更新すれば、ロー
カルキャッシュ１８は、システムの主記憶装置２４が更
新されるのと同様に更新されるだろう。ローカルキャッ
シュ１６の密着性を保証するために、いくつかの技術を
用いて、ローカルキャッシュ１６に格納されたようなロ
ーカル変数に対して古くなった値が無効としてマークさ
れることを保証しなければならない。もし、入出力デバ
イス２８が主記憶装置２４に或る値を書込めば、同様の
状態が起こり得る。もし、そのような記憶場所が、ロー
カルキャッシュ２０内に予めキャッシュされているなら
ば、現在のメモリ値及びローカルキャッシュ２０内の値
は同一ではないだろう。

【００１５】両方の例において、いずれかのデバイスに
より主記憶装置２４に書込みが行われた場合、アドレス
はシステムバス２６上の全てのローカルキャッシュに対
して役立つ。これは、各ローカルキャッシュ１６、１８
、２０に、バスのアドレスをモニタする機会を提供し、
もし、ローカルキャッシュに格納されているエントリに
データが書込まれていれば、それらのローカルキャッシ
ュエントリを無効にする。

【００１６】図２について説明すると、バス詮索を実行
する１つの従来技術が図示されている。２つのタグＲＡ
Ｍデバイス（以下、単にタグＲＡＭという）３２及び３
４が設けられている。単一のデータキャッシュＲＡＭ（
図示せず）のみが設けられている。タグＲＡＭ３２は、
システムバス２６上で実行される書込動作のアドレスを
モニタするために用いられる。タグＲＡＭ３４は、ロー
カルバス３６上のメモリアクセスのために、ローカルプ
ロセッサにより用いられる。密着性制御器３８はタグＲ
ＡＭ３２及び３４の両方と通信し、それらが一致するこ
とを確実にする。もし、システムバス２６上で、タグＲ
ＡＭ３２内のエントリに整合するアドレスに対して書込
が実行されれば、そのような対応したエントリは無効と
してマークされる。密着性制御器３８は、そのような事
象を認識し、ローカルバス３６によってアクセスされな
い時刻にタグＲＡＭ３４を一度に更新する。タグＲＡＭ
３４をアクセス中の矛盾を防止するために実行されてい
るのに反して、バス３６の上でタグＲＡＭに対するアク
セスをブロックアウトする必要があるかも知れない。そ
のような従来技術による方法はかなりコストがかかり効
果がない。

【００１７】図３について説明すると、単一プロセッサ
システム又はマルチプロセッサシステム内のキャッシュ
密着性を確実にするための好適なシステムが示されてい
る。データキャッシュ４０及びキャッシュタグＲＡＭ４
２は、システムバス２６及びローカルプロセッサ４４と
通信する。キャッシュ制御器４６は、単一プロセッサシ
ステムと共に用いるのに適したキャッシュに見られる通
常のキャッシュ制御機能を実行する。

【００１８】データキャッシュ４０は、キャッシュ制御
器４６の制御下で、ローカルプロセッサ４４及びシステ
ムバス２６と共にデータを交換する。種々の制御信号は
ローカルプロセッサ４４及びキャッシュ制御器４６によ
り交換される。アドレス及び制御信号はローカルプロセッサ４４からタ
グＲＡＭ４２に伝送される。アドレス及び制御信号は、
タグＲＡＭ４２とシステムバス２６との間でも伝送され
る。

【００１９】この発明は、詮索書込と称される書込動作
がシステムバス２６上で起こることを示すために、制御
信号ＳＷがシステムバス２６からタグＲＡＭ４２に通信
されることを提供する。制御信号ＭＴＣＨＢは、詮索書
込動作中にシステムバスアドレスがタグＲＡＭ４２内の
エントリと整合するときには、いつでもシステムバス２
６に戻される。制御信号ＭＴＣＨＢは、キャッシュ制御
機能の性能において、システムにより所望通り用いられ
得る。

【００２０】タグＲＡＭ４２は、制御信号ＭＴＣＨＡを
もキャッシュ制御器４６に通過させる。この制御信号Ｍ
ＴＣＨＡは、ローカルプロセッサ４４によって現在アド
レスされている記憶場所がデータキャッシュ４０内に存
在することを示すと共に、エントリが現在有効であるこ
とを示す。そして、キャッシュ制御器４６は、ローカル
プロセッサ４４によってアクセスされる場所がデータキ
ャッシュ４０から直接読出されるようにする。もし制御
信号ＭＴＣＨＡがミスを示すならば、キャッシュ制御器
４６は、アドレス場所の内容がシステムバス２６上で主
記憶装置からアクセスされるようにする。

【００２１】図４について説明すると、好適なタグＲＡ
Ｍ４２のブロック図が示されている。タグＲＡＭ４２は
、キャッシュタグを格納するために用いられる２重ポー
トＲＡＭであるメモリアレイ４８を含む。詮索有効ビッ
ト５０のカラムはメモリアレイ４８内に含まれ、メモリ
アレイ４８内の各エントリは、対応した詮索有効ビット
５０を有している。

【００２２】メモリアレイ４８は、ローカルプロセッサ
からのアドレスのＬＳＢ並びにシステムアドレスのＬＳ
Ｂの両方によりアドレスされ得る。ローカルアドレスの
ＭＳＢは、これらのＭＳＢと、ライン５４上で役立つロ
ーカルアドレスのＬＳＢによって現在選択されているメ
モリアレイ４８のエントリとが比較される場合に比較器
５２に入力される。もし、選択されたエントリがローカ
ルアドレスのＭＳＢと整合すれば、論理１が比較器５２
から出力され、アンドゲート５６の１つの入力端子に入
力される。又、対応したアドレスからの詮索有効ビット５０も、ア
ンドゲート５６の入力として印加され、アンドゲート５
６の出力信号は、制御信号ＭＴＣＨＡを定める。従って
、制御信号ＭＴＣＨＡは、ローカルアドレスのＬＳＢに
よりインデクスされたメモリアレイ４８のエントリがロ
ーカルアドレスのＭＳＢと整合したときのみ、キャッシ
ュヒットを示す論理１であり、そのエントリに対応した
詮索有効ビット５０は論理１である。

【００２３】又、メモリアレイ４８は、システムアドレ
スのＬＳＢによってもアドレスされ得る。メモリアレイ
内のそのような場所に対応したエントリは、データライ
ン５８上に出力され、比較器６０に入力される。比較器
６０は、ライン５８上に存在するエントリとシステムア
ドレスのＭＳＢと比較し、それらが整合したときに論理
１を発生する。比較器６０の出力端子は、各アンドゲー
ト６２及び６４の入力端子に接続されている。又、シス
テムアドレスのＬＳＢによるエントリインデクスの詮索
有効ビット５０も、アンドゲート６２に入力されている
。制御信号ＭＴＣＨＢは、選択されたエントリがシステ
ムアドレスのＭＳＢと整合したときのみ論理１であり、
詮索有効ビット５０は論理１の値を有する。

【００２４】詮索書込信号ＳＷは、アンドゲート６４の
第２入力端子に印加される。アンドゲート６４の出力信
号は、システムバス上のアドレスがメモリアレイ４８内
のエントリと整合したときのみ論理１であり、書込動作
はシステムバス上で実行されるだろう。このような状態
において、そのようなエントリに対してデータキャッシ
ュ内に格納された値は、もはや時代遅れであり、無効と
してマークされなければならない。アンドゲート６４の
出力信号が論理１のとき、現在のシステムアドレスのＬ
ＳＢによりインデクスされたエントリの詮索有効ビット
は、論理０にリセットされる。このことは、そのような
エントリに対するアンドゲート５６の出力信号がもはや
論理０であるので、ローカルプロセッサによるこのエン
トリの将来のどのアクセスもミスを示すようにさせる。

【００２５】エントリの詮索有効ビット５０内に論理０
を書込む能力の他に、ポートＢは、メモリアレイ４８を
読出すためのみに用いられる。このルールの例外は、図
５に関連して述べられる。ローカルプロセッサによりア
クセスされるポートＡは、キャッシュタグが更新される
ときにはいつでもメモリアレイ４８に新しい値を書込む
ために用いられる。メモリアレイ４８の全ての読出及び
書込は、比較器５２をバイパスしてメモリアレイ４８と
ローカルアドレスのＭＳＢに接続されたデバイスのアド
レスピンとの間でデータを直接通信させる、両方向バッ
ファ６６を介して実行される。両方向バッファ６６は、
ローカルアドレス上で比較動作が実行されるときにはい
つでもハイインピーダンス状態にトライステート（ｔｒ
ｉｓｔａｔｅｄ）され、比較器５２の出力信号は、キャ
ッシュタグを更新するために、メモリアレイ４８に対し
てデータの読出又は書込が行われるときにはいつでも無
視される。

【００２６】図５について説明すると、これにはタグＲ
ＡＭ４２の好適な実施例の更に詳細な構成図が示されて
いる。４ｋ×１０の２重ポートメモリアレイ６８は実際
のキャッシュエントリを含む。各エントリは、メモリア
レイ６８内の有効ビット７０を含み、又、パリティビッ
ト７２及び詮索有効ビット７４をも含む。詮索有効ビッ
ト７４は、図４に関連して記載された詮索有効ビット５
０と同一機能を有する。

【００２７】ポートＡのアドレスバッファ７６及びポー
トＢのアドレスバッファ７８は、メモリアレイ６８をア
クセスするために用いられる。ポートＡのアドレスは、
ローカルプロセッサにより発生されるアドレスの１２個
のＬＳＢからなる信号ＩＮＤＥＸＡにより駆動される。ポートＢのアドレスは、システムバス上に存在するアド
レスからの１２個のＬＳＢから構成される信号ＩＮＤＥ
ＸＢにより駆動される。アドレスストローブ信号ＡＳＡ
及びＡＳＢは、信号ＩＮＤＥＸＡ及びＩＮＤＥＸＢ上の
アドレスがそれぞれ有効であることを知らせるために用
いられる。

【００２８】ＩＮＤＥＸＡに対応するエントリはデータ
ポート（Ａ）８０で役立つようにされる。これは、その
ようなエントリに対する有効ビット７０及びパリティビ
ット７２を含む。詮索有効ビット７４は、信号ライン８
２上の値ＳＶとして別に役立つようにされ、アンドゲー
ト８４の１つの入力端子に印加される。１１ビット信号
のパリティは、もしパリティが有効であれば論理１の出
力信号を発生するパリティ検出器８６内でチェックされ
る。その出力信号は、アンドゲート８４の他の入力端子
に印加される。出力信号ＰＡＲＩＴＹＡは、パリティ検
出器８６からも役立ち、パリティエラーの発生を示す。図５に示すように、低い出力信号はパリティエラーを示
す。

【００２９】パリティビット７２を含まない１０ビット
のエントリは、比較器８８の入力信号として用いられる
。比較器８８は、アンドゲート８４の第３の入力端子に
印加される論理出力信号を発生し、アンドゲート８４の
出力信号は信号ＭＴＣＨＡを定める。

【００３０】好適な実施例は、各エントリに対する有効
ビット７０が所望ならばデータビットとして使用され得
るように、即ちメモリアレイ６８が４ｋ×１０のアレイ
として機能するように工夫される。もし、有効ビット７
０がキャッシュ制御の目的で有効ビットとして実際に用
いられるならば、ライン９０上の入力信号ＶＡＬＩＤは
、永久に論理１の値にされることができ、システムアド
レスの９個のＬＳＢのみがタグデータのために用いられ
る。この構成により、エントリに対する有効ビット７０
は、有効であるべきそのエントリに対して、並びに、論
理１を発生することにより整合を示すために比較器８８
に対して論理１でなければならない。有効ビット７０が
各エントリに対する有効ビットとして使用されることは
、全ての有効ビット７０を０にセットすることのみによ
り、タグＲＡＭ４２が単一のステップでクリアされる（
全てのキャッシュエントリが無効にされるか又は揃えら
れる）ことを可能にする。このことは、例えば、システ
ムがパワーアップしたとき、又は、ローカルプロセッサ
により或る関係が切換わった後に、行われ得る。もし、
４ｋ×１０のメモリとしてタグＲＡＭ４２を使用したけ
れば、入力信号ＶＡＬＩＤは、単にシステムアドレスの
第１０番目のビットに結合され得る。

【００３１】又、図５のタグＲＡＭ４２は、メモリアレ
イ６８の各エントリからの４ビットを状態表示ビット又
は状態表示データに対して使用可能にするためにも設計
される。タグＲＡＭ４２の動作モードは信号ＣＯＭＰ６
により決定される。ローカルアドレスのＭＳＢの６つの
ビットは、比較器８８及び２方向バッファ９１に直接入
力される。ＣＯＭＰ６の値に依存した、ＭＳＢのアドレス又は状態
表示ビットのアドレスを表わす残りの４つのビットは、
２方向バッファ９２に印加される。２方向バッファ９１
は、データポート（Ａ）８０に直接接続される。２方向
バッファ９２は、データポート（Ａ）８０と比較器８８
の入力端子とに直接接続される。比較器８８、データポ
ート（Ａ）８０及び２方向バッファ９２に対する信号の
手順決定は、タグＲＡＭ４２のポートＡ上で実行される
動作により制御される。メモリアレイ６８にエントリが
書込まれるときにはいつでも、パリティ発生器９４は、
好ましくは偶数パリティを用いて、パリティビット７２
に対する適切な値を計算し、その値をメモリアレイに書
込む。メモリアレイ６８に新しい値が書込まれるときに
はいつでも、そのエントリに対する詮索有効ビット７４
は、論理１に常に設定される。

【００３２】ＣＯＭＰ６が「Ｌ（ロー）」の場合、タグ
ＲＡＭ４２は予期された態様で動作する。全部で１０個
のアドレスビット、又は９個のアドレスビット及び有効
ビットは、比較サイクル中に比較器８８に接続される。書込動作中、全部で１０個のビットは、メモリアレイ６
８に書込むために、データポート（Ａ）８０への２方向
バッファ９１及び９２を介して手順が運ばれる。読出サ
イクル中、データは、２方向バッファ９１及び９２を介
して、１０個のライン上の全てに出力される。

【００３３】ＣＯＭＰ６が「Ｈ（ハイ）」の場合、各エ
ントリの４つのビットは状態表示ビットとして用いられ
る。それらは、ポートＡの書込及び読出サイクル中、通常の
態様で、２方向バッファ９２を介して書込まれ且つ読出
される。比較サイクル中、４つの状態表示ビットは、比
較のために用いられず、代わりに、キャッシュ制御器４
６による使用のために２方向バッファ９２を介して出力
される。４つの状態表示ビットは、比較器８８により無
視され、有効ビット７０を含む６ビットのタグのみが提
供される。

【００３４】ＩＮＤＥＸＢによりインデクスされたエン
トリの値は、データポート（Ｂ）９６上で役立つように
される。通常、ＩＮＤＥＸＢは、ＩＮＤＥＸＡとは異な
る値を有するが、同じ値であってもよい。データポート
（Ｂ）９６上のエントリは、有効ビット７０及びパリテ
ィビット７２をも含む。パリティ検出器９８は、エント
リのパリティが正しいか否かを判定し、アンドゲート１
００の入力端子に印加される論理出力を発生する。出力
信号ＰＡＲＩＴＹＢは、システムに対するパリティエラ
ーを示すために提供される。データポート（Ｂ）９６で
役立つエントリの１０個のビットは、パリティビット７
２を含まず、比較器１０２への入力信号として提供され
る。システムアドレスのＭＳＢからの１０ビットの入力
信号は比較器１０２への入力信号としても提供される。４つのビットは、ＣＯＭＰ６が「Ｈ」のときに状態表示
ビットとして用いられ、２方向バッファ１０３を介して
伝送される。

【００３５】ポートＡの場合のように、ＶＡＬＩＤビッ
トは、有効ビット７０として実際に用いられることが可
能であり、又は、エントリに対する第１０のデータビッ
トとして用いられてもよい。比較器１０２の出力信号は
、アンドゲート１００の１つの入力端子に印加される。又、比較器１０２の出力信号は、アンドゲート１０４の
入力端子にも印加される。比較器８８の場合のように、
論理１の出力信号は、２つの入力信号の値が整合したと
きのみに発生される。ＩＮＤＥＸＢによって選択された
エントリに対する詮索有効（ＳＶ）ビットは、アンドゲ
ート１００への入力信号としてデータポートＢ９６から
直接提供される。もし、アンドゲート１００への全ての
入力信号が論理１であれば、信号ＭＴＣＨＢは論理１で
あり、このことは、システムバス上の現在のアドレスが
、このキャッシュタグＲＡＭ４２内の対応したエントリ
を有することを示す。ＭＴＣＨＢは、システムバス動作
が読出動作であるか又は書込動作であるかとは無関係に
、そのような整合を示す。

【００３６】ＣＯＭＰ６が「Ｌ」のとき、ポートＢは、
有効ビット７０の機能に依存した９個又は１０個のビッ
トを用いて、比較のみを実行する。ＣＯＭＰ６が「Ｈ」
のとき、４つのビットは、上述したような状態表示ビッ
トとして用いられる。これらの４つのビットは、全体の
システムによる使用のために、２方向バッファ１０３を
介して得られる。このモードでタグＲＡＭ４２が動作す
るとき、６つのビットのみが比較器１０２で比較される
。状態表示ビットは、ポートＢから読出すことのみがで
き、それらは上述したようにポートＡのみを介して書込
むことができる。

【００３７】異なる制御信号即ちポートＡ制御信号及び
ポートＢ制御信号は、ポートＡ制御部１０６及びポート
Ｂ制御部１０８のそれぞれへの入力信号として提供され
る。大部分の場合、これらの制御信号の正確な一致はこの発
明にとって重要でなく、それらは種々のイネーブル信号
及びアドレスストローブ（アドレス有効）信号等からな
る。ポートＢ制御部１０８への１つの制御信号は、アン
ドゲート１０４にも印加される詮索書込信号ＳＷである
。ポートＢは、常にエントリを比較し、ポートＢ制御部
１０８にへの詮索書込信号ＳＷの状態とは無関係にヒッ
ト又はミスを示す。アンドゲート１０４の出力信号が論
理１のとき、タグＲＡＭ４２内に整合エントリが見つか
り、これは詮索書込動作が起きている間に発生した。こ
れは、対応する詮索有効ビット７４が無効（即ち、論理
０に設定）にされるべきことを示す。マスタ／スレーブ
バー（ｍａｓｔｅｒ／ｓｌａｖｅ　ｂａｒ）信号は、詮
索有効ビット７４が、タグＲＡＭ４２上で機能的にされ
て、モード制御ブロック１１０への入力信号として提供
されているか否かを判定するために用いられる。アンド
ゲート１０４からの出力信号は、モード制御ブロック１
１０へのエントリとしても提供される。もし、マスタ／
スレーブバー信号が、タグＲＡＭ４２がマスタであるこ
とを示す論理１であれば、詮索有効ビット７４はいまま
で記載したように用いられる。もし、そのような信号が
、タグＲＡＭ４２がスレーブデバイスであることを示す
論理０であれば、詮索有効ビット７４は用いられない。それは決して論理０にリセットされることなく、従って
、常に有効を示す。

【００３８】上述したように、信号ＩＮＤＥＸＡ及びＩ
ＮＤＥＸＢは、通常は異なる値を有する。しかし、それ
らは時々、ローカルプロセッサ及びシステムバスが両方
ともタグＲＡＭテーブル６８内の同一のエントリをアク
セスしていること示す同一の値を有する。タグＲＡＭテ
ーブル６８が２重ポートメモリアレイであるので、これ
は問題を引き起こさず、上述した種々の機能は予期され
たように作用する。しかし、そのような競合は、ローカ
ルプロセッサによって今得られた情報が正確でないかも
知れないので、ある種の特殊動作がとられる必要がある
ことを示し得る。これが起こり得るのは、ローカルプロ
セッサ及びシステムバスによるアクセスが完全に同期し
ており、ローカルプロセッサの同一場所のアクセス中に
はいつでも、特定の場所のシステムバスのアクセスが起
こり得るからである。

【００３９】競合検出回路装置１１２は、そのような競
合の発生を判定するために用いられ、ローカルキャッシ
ュ制御器４６に伝送されることが可能な競合フラグＣＦ
を確認することにより同一を示す。競合検出回路装置１
１２は、ＩＮＤＥＸＡ及びＩＮＤＥＸＢを入力信号とし
て用いる。又、アドレスストローブ信号ＡＳＡ及びＡＳＢも入力信
号として提供される。競合検出回路装置１１２は、読出
、書込又は比較などの、各ポートに対して実行されてい
る動作のタイプを示す信号も必要とする。ＳＷ信号は詮
索ポート上でシステムの読出又は書込が実行されている
か否かを示し、いくつかのポートＡ制御信号は、ローカ
ルプロセッサにより実行されている動作を示す。

【００４０】潜在的な競合は、ＩＮＤＥＸＡ及びＩＮＤ
ＥＸＢが同一の値を有するときにはいつでも起きる。し
かし、全ての潜在的な競合が、例外として特殊に操作さ
れる必要があるかも知れない状態を引き起こすとは限ら
ない。図６は、競合検出回路装置１１２のための好適な
実施例のテーブル機能を示す。全てのエントリは、ＩＮ
ＤＥＸＡがＩＮＤＥＸＢと同一の値を有することの仮定
をなす。

【００４１】カラム１１４はポートＡ上で現在起きてい
る動作をリストするのに対して、カラム１１６は、ポー
トＢ上で現在起きている対応する動作をリストする。全
てのエントリに対して、Ｘは注意しないことを示す。カ
ラム１１８はＡＳＡの値を示し、カラム１２０はＡＳＢ
の値を示す。カラム１２２は、競合が起きるたと定めら
れているか否かを示し、これはローカルプロセッサ４４
及びキャッシュ制御器４６による特定の回復動作を保証
するかも知れない。カラム１２２内のＹＥＳエントリは
、図５のＣＦフラグがそのような競合を示す値に設定さ
れていることを示し、これに対し、カラム１２２内のＮ
Ｏエントリは、ＣＦフラグが現れていないことを示す。

【００４２】競合は、ポートＡＳＡ及びＡＳＢの両方に
対するアドレスストローブが、同時に現れる（論理Ｈと
なる）場合のみに起こり得る。競合は、ポートＢが書込
を行い且つポートＡが書込又は比較を実行しているとき
、並びに、ポートＡが書込を行い且つポートＢ上でシス
テムの読出が実行されているときに起きる。

【００４３】ＳＶの状態表示は、競合の存在により決定
されるが、ポート動作及び詮索有効プロトコルの関数で
ある。ＳＶビットは、ポートＢ上の書込中に、ＭＴＣＨ
Ｂが真であるときのみに無効にされる。ＳＶビットは、
もしポートＢ上でミスが起きれば無効にされない。もし
、両方のポート上で同時に書込動作が起き且つＭＴＣＨ
Ｂが真であれば、ポートＢの書込は先行し、ＳＶビット
は無効にされる。もし、ＡＳＢが「Ｌ」となった後に「
Ｈ」を続けるＡＳＡにより明示され、ポートＡの書込動
作がポートＢの書込動作の終わりを越えて延長するなら
ば、ポートＡの書込動作が効力を発揮し、ＳＶは再び有
効となる。競合フラグは、ポートＡの書込及びポートＢ
の読出中に現れ、システムがいま更新されたばかりの値
を読出したことを知ることを可能にする。特殊なシステ
ムの実施例は、システムがそのような環境で行うことを
決定する。

【００４４】図５に戻って説明すると、入力信号ＭＸＩ
により提供された信号ライン１２８上のイネーブル入力
を有するものとして、比較器１０２が示されている。こ
の信号は、図７に示すような１０ビットより広いキャッ
シュタグエントリを容易に提供するために、用いられる
ことができる。

【００４５】最初に、タグＲＡＭ４２が電力アップされ
たとき、ランダムデータは、メモリアレイ６８、対応す
るパリティビット７２及び詮索有効ビット７４に格納さ
れる。最初に、タグＲＡＭ４２は、有効ビット７０に０
を書込むことによりクリアされ得る。しかし、タグＲＡ
Ｍ４２がクリアされた以上、まだ書込まれていないエン
トリに対するパリティは、しばしば不正確であるだろう
。従って、にせのパリティエラー信号を出力信号とする
ことを防止するために、パリティ信号出力は、有効ビッ
ト７０及び詮索有効ビット７４の両方が論理０であって
、且つ、マスタ／スレーブバー入力信号が論理１の場合
に、強制的にＨ（ハイ）にされる。このことは、タグＲ
ＡＭ４２がクリアされた後にエントリが実際に書込まれ
た後のみに、パリティ出力信号にパリティエラーを実際
に知らせる。

【００４６】図７について説明すると、２つのタグＲＡ
Ｍ１３０及び１３２が、それぞれ図５に関連して示され
ている。タグＲＡＭ１３２は、マスタデバイスに定めら
れており、タグＲＡＭ１３０は、スレーブデバイスに定
められている。これは、タグＲＡＭ１３２のマスタ／ス
レーブバー入力端子１３４をＶｃｃ（論理１）に接続す
ると共に、タグＲＡＭ１３０の対応する入力端子１３６
をグランド（論理０）に接続することにより定められる
。タグＲＡＭ１３０のＭＸＩ入力端子１３８は論理１に
接続され、タグＲＡＭ１３０のＭＴＣＨＢ出力端子１４
０は、タグＲＡＭ１３２のＭＸＩ入力端子１４２に接続
されている。従って、最終のＭＴＣＨＢ出力１４９はタ
グＲＡＭ１３２から得られる。ＭＴＣＨＡ出力１４４及
び１４６は、好ましくはオープンコレクタ出力であり、
接続点１４８におけるそれらの接続は、ワイヤードアン
ド機能（ｗｉｒｅｄ−ＡＮＤ　ｆｕｎｃｔｉｏｎ）を提
供する。又は、階層（ｔｏｔｅｍｐｏｌｅ）出力は、ア
ンド機能を提供するために、ゲートと共に用いられ得る
。信号ＭＴＣＨＡＯＵＴ及びＭＴＣＨＢＯＵＴは、２つ
のタグＲＡＭ１３０及び１３２の組合わせのためのロー
カルプロセッサ信号及びシステムバス信号を提供する。

【００４７】タグＲＡＭ１３２内のポートＡ及びＢの両
方のためのＶＡＬＩＤ入力端子１５０は、論理１に接続
される。これは、タグＲＡＭ１３２内の有効ビット７０
が実際に有効ビットとして用いられるようにする。従っ
て、ポートＡ及びＢの両方のアドレスからタグＲＡＭ１
３２に９個のアドレスビットが提供される。タグＲＡＭ
１３０に対して、有効ビット７０がデータとして用いら
れ、従って、各ポートＡ及びＢのアドレスからの１０個
のビットは、図５に関連して説明したように、タグＲＡ
Ｍ１３０に提供される。それらは図７には示されていな
いが、タグＲＡＭ１３０及び１３２の両方にＩＮＤＥＸ
Ａと同一の値が提供される。同様に、タグＲＡＭ１３０
及び１３２の両方にＩＮＤＥＸＢと同一の値が提供され
る。

【００４８】図５に示した４ｋ×１０のデバイスがタグ
ＲＡＭ１３０及び１３２に用いられる場合、その結果は
、外部の有効ビットを伴う４ｋ×１９のタグＲＡＭであ
る。もし、より大きいタグＲＡＭエントリを望むならば
、タグＲＡＭ１３２のＭＸＩ入力端子１４２への接続に
対し、それらのＭＴＣＨＢ出力の全ての論理積をとるこ
とにより、付加されたスレーブデバイス１３０をマスタ
デバイス１３２に接続することができる。この技術で知
られるように、１２ビットより多いビットを有するＩＮ
ＤＥＸＡ信号及びＩＮＤＥＸＢ信号に余分のデコーディ
ング論理を提供することにより、８ｋ×ｎ又はそれ以上
のタグＲＡＭを作ることができる。

【００４９】ここで述べたキャッシュタグメモリは、シ
ステムバス上の他のデバイスがキャッシュされた記憶場
所に書込むときに、キャッシュタグエントリを無効にす
るための簡潔な技術を提供する。これは、１つのポート
が読出のみの機能を有し、且つ、詮索ポートにより書込
可能な詮索有効ビットである２重ポートメモリを提供す
ることにより達成される。説明された実施例に対しては
、もちろん種々の変更がなされ得る。例えば、キャッシ
ュタグメモリアレイの寸法は変更可能であり、有効ビッ
ト及びパリティビットの一方又は両方は除去されてもよ
い。もし望むならば、従来技術のキャッシュタグＲＡＭ
において一般的な、他の異なる特徴が含まれてもよい。もし望むならば、特定のシステム要求に従って、競合検
出回路の定義を変更することができる。

【００５０】この発明は、特定の実施例について説明し
てきたが、この説明は限定された意味で解釈されるべき
ではない。開示された実施例の種々の変更は、この発明
の他の実施例と同様に、この発明の説明に対する記載に
対して当業者に明らかとなるであろう。従って、特許請
求の範囲は、この発明の真の範囲内に入るどんな変更又
は実施例をも含むであろう。

【図面の簡単な説明】

【図１】マルチプロセッサコンピュータシステムのハイ
レベルブロック図である。

【図２】キャッシュ密着性の維持を達成する従来技術の
マルチプロセッサシステムを示すブロック図である。

【図３】この発明によるキャッシュタグメモリデバイス
を用いたキャッシュメモリのハイレベルブロック図であ
る。

【図４】好適なキャッシュタグメモリデバイスを更に詳
細に示すブロック図である。

【図５】好適なキャッシュタグメモリデバイスを非常に
詳細に示すブロック図である。

【図６】図５内に示す競合検出回路の動作を示す説明図
である。

【図７】単一デバイスによって提供されるものよりも大
きいタグフィールドのエントリを有するキャッシュタグ
メモリを提供するように接続された２つの好適なキャッ
シュタグメモリデバイスを示すブロック図である。

【符号の説明】

Claims

【特許請求の範囲】

【請求項１】　　複数のエントリを有するメモリアレイ
と、前記メモリアレイ内の各エントリに対応する第１の
有効ビットと、ローカルプロセッサにより発生されたア
ドレスが前記メモリアレイ内のエントリに整合し、且つ
対応した第１の有効ビットが第１の値を有するときに、
ローカルキャッシュ整合信号を発生する手段と、全体の
書込動作中に全体のシステムにより発生されたアドレス
が前記メモリアレイ内のエントリと整合するときに、そ
のようなエントリに対応した第１の有効ビットを第２の
値に設定する手段と、を備えた２重ポートのキャッシュ
タグメモリデバイス。
【請求項２】　　前記メモリアレイ内の各エントリに対
応するパリティビットを更に備え、１つのエントリに対
応した前記パリティビットは、前記整合信号発生手段が
ローカルキャッシュ整合信号を発生するために、有効パ
リティを発生しなければならない請求項１の２重ポート
のキャッシュタグメモリデバイス。
【請求項３】　　パリティがいつ有効でないかを示すパ
リティエラー出力信号を更に備えた請求項２の２重ポー
トのキャッシュタグメモリデバイス。
【請求項４】　　全体のシステムにより発生されたアド
レスが前記メモリアレイ内のエントリに整合し、且つ対
応した第１の有効ビットが第１の値を有するときに、全
体のキャッシュ整合信号を発生する手段を更に備えた請
求項１の２重ポートのキャッシュタグメモリデバイス。
【請求項５】　　全体のシステムのアドレスの第１の部
分は前記メモリアレイ内のインデクスとして用いられ、
前記全体のシステムのアドレスの第２の部分はインデク
スされたエントリと比較され、前記全体の整合信号発生
手段は、インデクスされたエントリが第２のアドレスの
部分と同一の値を有するときのみに、整合信号を発生す
る請求項４の２重ポートのキャッシュタグメモリデバイ
ス。
【請求項６】　　前記メモリアレイ内のエントリに対応
した前記第１の有効ビットは、そのようなエントリに新
しい値が書込まれたときに第１の値に設定される請求項
１の２重ポートのキャッシュタグメモリデバイス。
【請求項７】　　ローカルプロセッサのアドレスの第１
の部分は前記メモリアレイ内のインデクスとして用いら
れ、前記ローカルプロセッサのアドレスの第２の部分は
インデクスされたエントリと比較され、前記ローカルプ
ロセッサのアドレスは、第２のアドレスの部分がインデ
クスされたエントリと同一の値を有するときのみ、前記
メモリアレイ内のエントリと整合する請求項１の２重ポ
ートのキャッシュタグメモリデバイス。
【請求項８】　　ローカルプロセッサのアドレスの第１
の部分と全体のシステムのアドレスの第１の部分とが前
記メモリアレイ内の同一のエントリをいつインデクスす
るかを検出する競合検出ロジックを更に備えた請求項１
の２重ポートのキャッシュタグメモリデバイス。
【請求項９】　　ローカルプロセッサ又は全体のシステ
ムの少なくとも一方で書込が実行されている間に、前記
メモリアレイ内の同一のエントリがインデクスされてい
るときのみに、前記競合検出ロジックによって競合は検
出される請求項８の２重ポートのキャッシュタグメモリ
デバイス。
【請求項１０】　　前記メモリアレイ内の各エントリに
対応した第２の有効ビットを更に備え、１つのエントリ
に対する第２の有効ビットは、ローカルプロセッサ又は
全体のシステムのアドレスの一方との整合を発生するた
めに、第１の値を有さなければならない請求項１の２重
ポートのキャッシュタグメモリデバイス。
【請求項１１】　　前記第１の有効ビット設定手段は、
全体のシステムのアドレスの第１の部分によりインデク
スされたメモリアレイのエントリの値が全体のシステム
のアドレスの第２の部分と同一か否かを判定する比較ロ
ジックと、全体のシステムの書込動作の間に整合が起き
たときに、そのようなインデクスされたエントリに対応
した第１の有効ビットを第２の値に設定するロジック手
段と、を備えた請求項１の２重ポートのキャッシュタグ
メモリデバイス。
【請求項１２】　　各エントリの選択された部分を状態
情報として役立たせるための手段を更に備え、ローカル
プロセッサのアドレスに対応したエントリの選択された
部分の値は前記ローカルプロセッサに出力され、全体の
システムにより発生されたアドレスに対応した１つのエ
ントリの選択された部分の値は前記全体のシステムに出
力される請求項１の２重ポートのキャッシュタグメモリ
デバイス。
【請求項１３】　　複数のエントリを有し、その各々が
対応する有効ビットを有する２重ポートのメモリアレイ
と、前記メモリアレイに対して読出及び書込が可能であ
り、ローカルアドレスの第１の部分が前記メモリアレイ
内の１つのエントリを選択するためのインデクスとして
用いられる第１のメモリポートと、前記第１のメモリポ
ートに接続され、前記ローカルアドレスの第１の部分に
よって選択されたメモリアレイのエントリと前記ローカ
ルアドレスの第２の部分とを比較して、整合を示す出力
信号を発生する第１の比較器と、前記第１の比較器の出
力信号と前記ローカルアドレスの第１の部分によって選
択された前記エントリに対応した有効ビットとの論理積
をとる第１のロジックゲートと、前記メモリアレイから
エントリの読出のみが可能で、且つインデクスされたエ
ントリに対応した有効ビットに或る値を書込可能であり
、全体のアドレスの第１の部分が前記メモリアレイ内の
１つのエントリを選択するためのインデクスとして用い
られる第２のメモリポートと、前記第２のメモリポート
に接続され、前記全体のアドレスの第１の部分によって
選択されたメモリアレイのエントリと前記全体のアドレ
スの第２の部分とを比較して、整合を示す出力信号を発
生する第２の比較器と、前記第２の比較器の出力信号と
全体の動作が読出動作か書込動作かを示す信号との論理
積をとり、第２の比較器の出力信号が整合を示し且つ全
体の書込動作が起きているときに出力を発生する第２の
ロジックゲートと、前記第２のロジックゲートに接続さ
れ、前記第２のロジックゲートが出力を発生するときに
、全体のアドレスの第１の部分によって選択されたエン
トリに対する有効ビットを論理０に設定する書込ロジッ
クと、を備えた２重ポートのキャッシュタグメモリデバ
イス。
【請求項１４】　　ローカルアドレスの第１の部分と全
体のアドレスの第１の部分とがいつ同一のエントリを同
時に選択するかを示す競合検出回路を更に備えた請求項
１３の２重ポートのキャッシュタグメモリデバイス。
【請求項１５】　　前記第１又は第２のメモリポートの
少なくとも一方で書込が実行されている間に、前記メモ
リアレイ内の同一のエントリがインデクスされていると
きのみに、前記競合検出回路によって競合は検出される
請求項１４の２重ポートのキャッシュタグメモリデバイ
ス。