JPH02213960A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、記憶管理技術さらにはバッファ記憶方式を
採用した情報処理システムに用いられるキャッシュメモ
リに利用して有効な技術に関するものである。

〔従来の技術〕

バッファ記憶方式を採用したマイクロコンピュータシス
テムにおいて、ダイナミック型ＲＡＭ（ランダム・アク
セス・メモリ）等からなるメインメモリ装置内の情報の
うち使用頻度の高いものをキャシュメモリ内に入れてお
いて、これをキャッシュ・コントローラと呼ばれる記憶
管理装置によって制御し、システムのスループットを向
上させるようにしたものがある。

キャッシュメモリは、マイクロプロセッサから出力され
るアドレスによってアクセスされ、所望のデータがキャ
ッシュメモリ内にあると、つまりキャッシュがヒツトす
ると、マイクロプロセッサがメインメモリからではなく
高速のキャシュメモリから直ちにデータを得ることがで
きる。キャシュ・コントローラは、マイクロプロセッサ
から出力されるアドレスと内部のアドレス（タグ）とを
比較して、所望のデータがキャシュメモリ内に無いと判
定すると、ミスヒツトを示す信号を出力する。すると、
マイクロプロセッサはメインメモリをアクセスしてメイ
ンメモリ側からデータを得るようになっている。

このようなキャシュメモリに関しは、例えば日経マグロ
ウヒル社１９８７年１１月１６日付「日経エレクトロニ
クス１頁１７０がある。

〔発明が解決しようとする課題〕

ところで、マイクロコンピュータシステム等では、物理
アドレスにおいて一連のデータ群の間の空きアドレスを
つめて使用可能なメモリ空間を広げるというダイナミッ
クリロケーションがある。

このようなダイナミックリロケーションを行うと、メイ
ンメモリ側のアドレスが変更されるため、キャッシュメ
モリにあるアドレスとの一対一の対応がとれなくなるた
め、有効なデータがあるにもかかわらず、バリッドビッ
トを落すことによりキャッシュ内のデータを無効化して
いる。

このため、ダイナミックリロケーションが行われた後は
、キャッシュメモリに上記有効なデータがあるにもかか
わらず、ミスヒ・ノドが生じてしまい、キャッシュメモ
リが有効に生かされないという問題が生じる。

この発明の目的は、システムのスルーブツトのいっそう
の向上を実現したキャッシュメモリを提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、キャッシュメモリに対して、メインメモリ側
のアドレス変更を監視して、そのデータの転送先アドレ
スに対応して内部のアドレスタグ及び／又はデータの格
納場所を自動的に変更する機能を設ける。

〔作　用〕

上記した手段によれば、マイクロプロセッサがメインメ
モリに対してダイナミックリロケーションやガベージコ
レクションといったようなデータの格納アドレスを変更
する処理を行ったときでも、上記機能によってキャッシ
ュメモリのデータを有効利用ができるから、システムの
スルーブツトの向上を実現することができる。

〔実施例〕

第１図には、この発明に係るキャッシュメモリの一実施
例のブロック図が示されている。同図のキャッシュメモ
リは、公知の半導体集積回路の製造技術によって、単独
に又は例えばマイクロプロセッサ等とともに１つの半導
体基板上において形成される。

この実施例のキャッシュメモリの詳細を説明する前に、
このキャッシュメモリが用いられるマイクロコンピュー
タシステムの一実施例を第２図のブロック図を参照して
説明する。

マイクロプロセッサＭ　Ｐ　ｔＪは、アドレスバスＡＤ
、データバスＤＴ及びコントロールバスＣ８を介してキ
ャシュメモリの一方のボートに結合される。キャシュメ
モリの他方のボートは、メモリバスに結合される。すな
わち、メモリバスには、ＭＳ（メインストレージ）コン
トローラ回路を介してダイナミック型ＲＡＭ等からなる
メインメモリが結合される。また、このようなメインメ
モリの他、上記のメモリバス上には必要に応じてリード
・オンリー・メモリ（ＲＯＭ）　、入出力ボートＩ１０
及びシステムバスアダプタが接続される。システムバス
アダプタにはｚフレームバッファを介してデイスプレィ
ＣＲＴ等の端末装置、ファイルコントローラを介してフ
ロッピーメモリ装置やハードディスクメモリ等の磁気メ
モリ装置が接続される。また、これらの外部メモリ装置
とメインメモリ等との間でマイクロプロセッサＭＰＵを
介在させないでデータ転送を行う直接メモリアクセス制
御装置ＤＭＡＣが設けられる。これらの各装置は、上記
システムバスアダプタにより設けられるシステムバス上
に搭載される。

第１図において、キャッシュメモリは、特に制限されな
いが、メモリ部とコントロール部とから構成される。メ
モリ部は、ディレクトリメモリＤＬＭと、データメモリ
ＤＴＭ及びバッファメモリＢＭ及びライトバッファＷＢ
とから構成される。

コントロール部は、Ｌ　ＲＵ　（Ｌｅａｓｔ　Ｒｅｃｅ
ｎｔｌｙ　Ｕｓｅｄ）方式のブロック置換制御回路ＬＲ
Ｕ、タグ比較回路ＴＣＰ及びこれらの回路の制御するコ
ントロール回路ＣＮＴとから構成される。

上記ライトバッファＷＢは、書き込みアドレス及び書き
込みデータを一時的に保持するものであり、マイクロプ
ロセッサＭＰＵ等は、書き込みモードのとき、後述する
ように上記ライトバッファＷＢへの書き込みをもって書
き込み動作を終了させる。ライトバッファＷＢは、２つ
の内部バスに接続される。一方の内部アドレスバスＡＤ
とデータバスＤＴは、マイクロプロセッサＭＰＵ側のバ
スに結合され−るボートに接続される。他方の内部アド
レスバスＡＤ’　とデータバスＤＴ’　は、後述するよ
うなメインメモリ側のバスと結合されるポートに接続さ
れる。これにより、メインメモリをアクセスするための
アドレス信号は、このライトバッファを介してメインメ
モリに伝えられる。ライトバッファＷＢのうち、データ
が格納されるデータバッファは読み出し動作のときにも
利用され、キャッシュメモリ又はメインメモリから読み
出されたデータは、−旦このデータバッファを通ってマ
イクロプロセッサＭＰＵが結合されるＭＰＵバス側に読
み出される。すなわち、上記データバッファは、双方向
バスドライバとしての機能も持つものである。

バッファメモリＢＭは、キャッシュメモリからのデータ
読み出しのとき又はメインメモリとキャッシュメモリと
の間でのデータ転送のときデータをブロック単位で転送
するときに用いられる。例えばメインメモリとキャッシ
ュメモリのデータメそりＤＴＭとの間のデータ転送は、
上記バッファメモリＢＭを介してブロック単位で行われ
る。また、キャツシュヒツトのときの読み出しは、上記
バッファメモリＢＭに読み出された１ブロツクのデータ
のうち１ワードが選ばれて出力される。

このバッファメモリＢＭは、上記のようなデータ転送の
ためにメインメモリ側とのデータ授受を行うポートと、
データメモリＤＴＭとのデータ授受を行うボートとを持
つデュアルポートのレジスタから構成される。上記デー
タメモリＤＴＭに対しては、そこから読み出されたデー
タを直接にメインメモリ側の内部データバスＤＴ’　に
出力させる信号バスも設けられる。

ディレクトリメモリＤＬＭは、データメモリＤＴＭの同
一カラム位置に格納されているデータのメインメモリ上
でのアドレスの上位数１０ビツトのアドレス信号がアド
レスタグとして格納されている。マイクロプロセッサよ
りキャッシュメモリのアドレスバスＡＤに与えられるア
ドレス信号のうち、カラムアドレス部ＣＬＭが、ディレ
クトリメモリＤＬＭとデータメモリＤＴＭの共通のデコ
ーダに供給される。これにより、ディレクトリメモリＤ
ＬＭからのアドレスタグと、データメモリＤＴＭからの
データとが同時に出力される。このうち、データメモリ
ＤＴＭからはｌブロック分のデータが一括して読み出さ
れ、それがバッファメモリＢＭに転送される。

上記ディレクトリメモリＤＬＭから読み出されたアドレ
スタグは、タグ比較回路ＴＰＯの一方の入力に供給され
る。このタグ比較回路ＴＣＰの他方の入力には、すでに
マイクロプロセッサＭＰＴＪ側から与えられたアドレス
Ａ　Ｄのうち、タグ部のアドレスＴＡＧが供給されてい
る。したがって、タグ比較回路ＴＣＰは、上記ディレク
トリメモリＤＬＭからアドレスタグが出力されると、直
ちに比較動作を行い一致（キャツシュヒツト）か不一致
（ミスヒツト）かを示す信号ＣＨを形成して出力する。

キャツシュヒツトであると、データメモリＤＴＭ内の対
応するカラム位置から読み出されて、バソファメモリＢ
Ｍに転送されている１ブロック分のデータのうち、アド
レスの下位２ピントにより指定される１ワードのデータ
が図示しないセレクタによって選択され、データバスＤ
Ｔ’及びデータバッファ及びデータバスＤＴを通してマ
イクロプロセッサ側に伝えられる。

ミスヒツトであると、上記内部アドレスバスＡＤ、ライ
トバッファＷＢのアドレスバツフプ及び内部アドレスバ
スＡＤ“を通してメインメモリバスにアドレス信号が伝
えられてメインメモリがアクセスされて、データの読み
出しか行われる。そして、メインメモリから読み出され
たデータは、メインメモリのデータバス、上記内部バス
ＤＴ’データバッファ及び内部バスＤＴを通してマイク
ロプロセッサ側に伝えられる。

データの書き込み時にミスヒツトが生じると、ライトバ
ッファＷ’Ｂに保持されたアドレス信号と書き込みデー
タにより、メインメモリをアクセスして書き込み動作が
行われる。このとき、キャッシュメモリにもそのアドレ
スとデータの格納が並行して行われる。

上記ディレクトリメモリＤＬＭには、特に制限されない
が、各カラム毎に１ビツトづつマイクロプロセッサＭＰ
Ｕが要求するデータがメインメモリからキャッシュメモ
リへブロック転送中であるか否かを示す転送とッ）ＢＴ
が設けられている。

また、バッファメモリＢＭの各ワード毎に対応してデー
タが有効であるか無効であるかを示すビットＢＢＶが設
けられている。

これらの各ビン）ＢＴ及びＢＢＶの状態は、コントロー
ル回路ＣＮＴにより監視され、データの転送制御に反映
されるとともに、コントロール回路ＣＮＴがデータ転送
の流れに応じて上記ビットの書き換えを行う。

例えば、マイクロプロセッサＭＰＵから与えられたアド
レスのタグ部の比較の結果、キャツシュヒツトし、た場
合にはカラム位置のビットＢＴを調べて、論理６０″な
ら所望のデータがデータメモリＤＴＭ内にあるので、そ
のデータメモリＤＴＭのデータを内部データバスＤＴ’
　を介してデータバッファに入力するとともに、キャツ
シュヒツト信号をマイクロプロセッサＭＰＵへ返す。

キャツシュヒツトの場合でも転送ビットＢＴが論理゛１
″なら、所望のデータはバッファメモ９８Ｍ内にあるの
で、パンノアメモ９８Ｍ内のビットＢＢＶを調べて、論
理“１”のときにはそのワードデータを内部データバス
ＤＴ’　を介してデータバッファに入力して、キャツシ
ュヒツト信号をマイクロプロセッサＭＰＵへ返す。上記
ビットＢＢＶが論理“０”なら、メインメモリからのデ
ータ転送によりＢＢＶＡ＜論理“１”になるまで待ち、
論理“１”になった時点でそのワードデータを内部デー
タバスＤＴ’　を介してデータバッファに入力して、キ
ャツシュヒツト信号をマイクロプロセッサＭＰＵへ返す
。

これとともに、コントロール回路ＣＮＴは、ブロック転
送要因が発生すると、まずディレクトリメモリＤＬＭ内
の対応するビットＢＴを論理“１”にセントしてからデ
ータ転送を開始し、その転送状態に応じてバッファメモ
リＢＭのビットＢＢＶを論理″１”にセットし、ブロッ
ク内のすべてのワードデータのビットＢＢＶが論理″ｌ
”になった時点でバッファメモリ８Ｍ内のデータをメイ
ンメモリ又はデータメモリＤＬＭへ転送する。

この転送が終了すると、ビットＢＢｖ及びディレクトリ
メモリＤＬＭ内のビットＢＴを論理“Ｏ”にリセットす
る。

第３図には、メインメモリにおいて行われるダイナミッ
クリロケーションを説明するためのメモリマツプ図が示
されている。

同図の左側には、ダイナミックリロケーションを実行す
る前のアドレスマツプが示されている。

すなわち、一連のデータが格納される複数の領域１ない
し３の間に空領域が存在する。この空領域により、メイ
ンメモリのメモリ空間の使用効率が低下して、ひいては
システムのスループットの低下につながる。そこで、こ
のような状態が発生した場合、システム側ではダイナミ
ックリロケーションあるいはガベージコレクシコンと呼
ばれるデータ転送処理を実行する。すなわち、このデー
タ転送処理では、同図の右側のメモリマツプに示すよう
に、領域１と領域２、領域２と領域３との間の空領域が
詰められること、言い換えるならば、データ格納領域の
圧縮化により、領域３以降の空領域のアドレス空間が広
がり、メインメモリの有効利用が実現できるものである
。

しかしながら、このようなダイナミックリロケーション
やガベージコレクシコンといったようなデータ転送処理
を行うと、領域２や領域３に格納されたデータのアドレ
スが変わってしまい、これらの領域２や領域３に格納さ
れていたデータがキャッシュメモリに格納されていた場
合、そのアドレスが不一致になるため、キャッシュメモ
リにディレクトリメモリＤＬＭに格納されているタグア
ドレスを一括して無効にし、新たにキャッシュメモリと
メインメモリとの間で前記のようなデータ転送を行うこ
とが必要になる。

本願発明者等は、上記のようにメインメモリ側でダイナ
ミックリロケーションやガベージコレクションといった
データ転送が行われた場合、データメモリＤＴＭには有
効なデータが格納されていることに着目し、それを有効
利用することを考えた。すなわち、上記のようなデータ
転送動作があると、それに応じて自動的にディレクトリ
メモリＤＬＭ側のアドレスのみを変更すればよいことを
見出した。

このようなディレクトリメモリＤＬＭのアドレスの自動
書き換えに伴い、キャッシュメモリには次のような機能
が付加される。このような機能の付加に伴い、タグ比較
回路ＴＣＰの他方に入力側には通常のキャッシュメモリ
の動作に用いられるマイクロプロセッサＭＰＵからのア
ドレス信号を取り込み信号の他、メインメモリ側のアド
レス信号を取り込む信号経路が新たに付加される。

第４図には、メインメモリのアドレスマツプにおけるア
ドレス及びデータと、キャッシュメモリ内のディレクト
リメモリ部とデータ部との対応例が示されている。メイ
ンメモリのデータ八が格納される１つのアドレスは、タ
グアドレスとカラムアドレス及びブロックアドレスとか
ら特定される。

ディレクトリメモリ部では、そのアドレスがカラムアド
レスに対応し、それにより指定される１つのアドレスに
タグアドレスがデータとして格納されている。上記ディ
レクトリメモリのアドレスとデー・タメモリ部のアドレ
スとは一対一に対応されている。具体的には、後述する
ようにディレクトリメモリ部とデータメモリ部のアドレ
スデコーダは共通化されており、そのアドレスデコーダ
は、上記カラムアドレスを受けて１つのアドレス選択を
行い、そのアドレス中にタグアドレスとデータＡとが格
納されるものである。この実施例は、セットアソシアテ
ィブ方式に対応したものであるが、ダイレクトマツピン
グ方式及びフルアソシアティブ方式の場合でも、基本的
な考え方は同じである。

第４図のようにアドレス及びデータがキャッシュメモリ
内に格納されてる場合、メインメモリ側においてダイナ
ミックリロケーション又はガベージコレクシコンが実行
されたとき、キャッシュメモリのディレクトリメモリ部
とデータメモリ部の内容変更又は転送の組み合わせが第
５図の動作モード図に示されている。

なお、キャッシュメモリにデータが存在しない場合、言
い換えるならば、マイクロプロセッサＭＰＵからのアク
セスに対してミスヒツトが生じるような場合には、上記
のようなダイナミックリロケーションやガベージコレク
シコンに対してメインメモリとキャッシュメモリとの対
応付けを行う必要がないから、第５図の組み合わせから
除かれていることはいうまでもないであろう。

同図において、○はメインメモリ側で指示された変更後
のアドレスのうちタグあるいはカラムの部分が一致する
ものがキャッシュメモリ内に存在する場合を示し、×は
上記アドレスのうちタグあるいはカラムの部分が一致す
るものがキャッシュメモリ内に存在しない場合を示して
いる。

第６図には、各ケースでのダイナミックリロケーション
又はガベージコレクランに伴へメインメモリ側のデータ
転送例が示され、第７図には上記各ケースに対応したキ
ャッシュメモリ内でのデータ変更例が示されている。

以下、第５図に示した組み合わせ例を、第６図及び第７
図を参照して説明する。

ケース１では、タグ及びカラム共に存在するため、言い
換えるならば、第３図の領域１のようにダイナミツクリ
ロケ−シロン又はガベージコレクションによる実質的な
アドレス変更の影響を受けない部分に対応している。こ
の場合には、第６図のようにメインメモリ側のデータＡ
は、タグアドレスが０８で、カラムアドレスがＣＥでブ
ロックアドレスＯＯのままであるため、それに対応して
第７図のようにディレクトリメモリ部及びデータメモリ
部の内容はそのままで変更しない。

ケース２では、カラムが一致しなくなった場合である。

すなわち、第６図に示すように、データＡの格納番地の
うちカラムアドレスがＣＥから８１のように変更になっ
た場合である。このときには、第７図に示すように、デ
ィレクトリメモリ部のＣＥに対応したアドレスタグが、
その有効／無効を示すバリッドビットがリセットされる
ことにより無効にされるとともに、新たなカラムＢ１に
対応した部分にアドレスタグ０８が書き込まれる。

これに対応して、データメモリではデータＡの転送が行
われる。

ケース３では、タグが一致しなくなった場合である。す
なわち、第６図に示すように、データＡの格納番地のう
ちアドレスタグが０８から０７のように変更になった場
合である。このときには、第７図に示すように、ディレ
クトリメモリ部のＣＥに対応したアドレスタグが、０８
から０７のように書き換えられ、データメモリ部はその
まま変更なしとされる。

ケース４では、タグ及びカラムが共に一致しなくなった
場合である。すなわち、第６図に示すように、データへ
の格納番地のうちカラムアドレスがＣＥからＢ１のよう
に変更になり、アドレスタグが０８から０７のように変
更になった場合である。このときには、ディレクトリメ
モリ部のＧＥに対応したアドレスタグが、その有効／無
効を示すバリッドビットがリセットされることにより無
効にされるとともに、新たなカラムＢ１に対応した部分
に新たなアドレスタグ０７が書き込まれる。

これに対応して、データメモリではデータＡの転送が行
われる。

第８図には、キャッシュメモリ内部におけるデータ転送
の一例を示す概念図が示されている。第９図には、その
タイミング図が示されている。

同図には、最も複雑な動作を必要とする上記ケース４の
例が示されている。すなわち、メインメモリ側でのダイ
ナミックリロケーション又はガベージコレクションによ
りメインメモリ側のアドレスバスには、そのデータリー
ド命令フェッチと、その命令に従い指定されたアドレス
（転送元）のデータリードが行われる。キャッシュメモ
リ側ではタイミング（１）において、メインメモリ側の
バスおける転送元アドレス信号（０８ＣＥＯＯ）をフェ
ッチする。タイミング（２）において、上記フェッチし
た転送元アドレス信号のうちカラムアドレスＢ１番地の
ワード線の選択動作を行う。これにより、タイミング（
３）において、ディレクトリメモリ部のバリッドビット
に論理“０”を占き込み、それのタグアドレス０８の無
効化を行う。これとともに、データメモリ部からデータ
Ａを読み出してデータレジスタに転送する。

次に、メインメモリ側でそのデータライト命令フェッチ
と、その命令に従い指定されたアドレス（転送先）のデ
ータライトが行われる。キャッシュメモリ側ではタイミ
ング（４）において、メインメモリ側のバスおける転送
先アドレス信号＜０７Ｂ１００）をフェッチする。タイ
ミング（５）において、上記フェッチした転送先アドレ
ス信号のうちカラムアドレスＢ１番地のワード線の選択
動作を行う。

これにより、タイミング（６）において、ディレクトリ
メモリ部に新たなタグアドレス０７とその有効を示すバ
リッドビットに論理“１”を書き込む。

これとともに、データメモリ部ではデータレジスタのデ
ータＡの書き込みを行う。

例えば、ケース３のときには、転送先のカラムアドレス
が同一であるからタイミング（４）ではカラムアドレス
ＣＥのワード線が選択され、そこに０７のタグアドレス
が書き込まれ、バンリソドビットが論理“１”の有効に
される。このときには、データメモリ部は同じ番地に上
記データＡが再び書き込まれる。これにより、実質的に
はディレクトリメモリ部の書き換えが行われ、データメ
モリ部は変更なしとされる。

また、ケース２では転送先のカラムアドレスがＢ１に変
更されるからタイミング（４）ではカラムアドレスＢ１
のワード線が選択され、そこに０８のタグアドレスが書
き込まれ、バソリ７ドビットが論理“ｌ”の有効にされ
る。このときには、データメモリ部はカラムアドレスＢ
ｌに対応した番地にデータレジスタから上記データＡが
古き込まれる。これにより、ディレクトリメモリ部の書
き換えとデータメモリ部でのデータ転送が行われる。

そして、ケー・ス１では、前記の説明ではみかけ上なに
も変更がないように説明したが、実際には、転送先のカ
ラムアドレスが同一であるからタイミング（４）ではカ
ラムアドレスＣＥのワード線が選択され、そこに同じ０
８のタグアドレスが書き込まれ、パンリッドビットが論
理“１゛の有効にされる。このときには、データメモリ
部は同じ番地に上記データＡが再び書き込まれるもので
ある。ただし、上記の一連の処理の前と後でみるとディ
レクトリメモリ部とデータメモリ部とでは実質的にはな
にも変化がない。

上記のように４つのケースを説明したが、キャッシュメ
モリ内で行われる一連のデータ処理は全部同じとなる。

これにより、ダイナミックリロケーションやガベージコ
レクションといったようなメインメモリ側のデータ転送
に伴うキャッシュメモリ内に一連の上述のような各ケー
ス自動書き換え動作を同一の動作シーケンスにより実行
できる。

すなわわち、１つの制御プログラムにより各ケースのデ
ータ処理を行うことができろ。

この構成では、画一的に信号処理が行われるので、処理
プログラム及び回路の筒素化が可能になる。すなわち、
転送元と転送先のアドレス比較からカラムアドレス、ア
ドレスタグのうちいずれが変化したか等検出すること、
及びその検出結果に応じて変更するアドレスに対応した
ディレクトリメモリ部及びデータメモリ部の書き込み制
御を行うことが不要になるからである。

なお、上記のようなダイナミックリロケーショやガベー
ジコレクションといった処理によりメインメモリ側のア
ドレス変更がなされたときにおいて、キャシュメモリに
そのデータが存在しない場合、転送元のアドレスに対し
てミスヒツトとなる。それ故、このようなデータのアド
レス変更に対してはキャッシュメモリはそれを無視する
ものとなる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）メインメモリにおけるダイナミックリロケーショ
ンやガベージコレクションといったようなデー°りの格
納アドレスを変更する処理に対して、キャッシュメモリ
自身がメインメモリ側のアドレス変更を監視して、その
データの転送先アドレスに対応して内部のアドレスタグ
及び／又はデータの格納場所を自動的に変更する機能を
持つものであるため、そのデータを有効利用ができるか
らシステムのスルーブツトの向上を実現することができ
るという効果が得られる。

（２）メインメモリ側の転送元のアドレスに対応してキ
ャッシュメモリ側のアドレスタグ及びデータをいったん
無効にし、メインメモリ側の転送先のアドレスに対応し
てキャッシュメモリ側のアドレスタグ及びデータの書き
込みを行うことによってアドレスタグ及び／又はデータ
の格納場所を自動的に変更することにより、キャッシュ
メモリ内で行われる一連のデータ処理は転送元と転送先
のアドレスに無関係に全部同じとなる。これにより、画
一的に信号処理が行われるので、処理プログラム及び回
路の簡素化が可能になるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、キャッシュメ
モリ側において行われる書き摸えアドレスのうち、カラ
ムアドレスがヒントしたときのみ、上記の機能によりア
ドレスタグを転送先のものに上書きすることによって前
記ケース３の場合に対処するものであってもよい。

このときデータメモリ部のデータＡはそのままとされる
。あるいは、前記ケース２の場合のようにキャッシュメ
モリ側でカラムアドレスのみを変更するとき、内部に別
テーブルを設けて、そこに転送先のカラムを書き込むも
のとして、タグアドレスとデータの移動を行わないよう
にするものであってもよい。

また、キャッシュメモリは、マイクロプロセッサＭＰＵ
から所定のコントロール信号を受けて、上記ダイナミッ
クリロケーション又はガベ−ジコレクションといったよ
うなメインメモリ側のデータのアドレス変更処理が行わ
れることをの指示を受け、マイクロプロセッサ側からの
アドレス信号をモニターして転送元と転送先のアドレス
を取り込むものであってもよい。このとき、キャッシュ
メモリとマイクロプロセッサＭＰＵとを同期して動作さ
せるために、キャッシュメモリには、第１図のようにマ
イクロプロセッサＭＰＵと同じクロ７りＣＬＫが供給さ
れるようにしてもよい。キャッシュメモリ自体の具体的
構成は、前記実施例と同様な機能を持つ事を条件として
種々の実施形態を採ることができるものである。

この発明は、バッファ記憶方式に対応したキャッシュメ
モリとして広く利用することができるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、メインメモリにおけるダイナミックリロケー
ションやガベージコレクションといったようなデータの
格納アドレスを変更する処理に対して、キャッシュメモ
リ自身がメインメモリ側のアドレス変更を監視して、そ
のデータの転送先アドレスに対応して内部のアドレスタ
グ及び／又はデータの格納場所を自動的に変更する機能
を持つものであるため、そのデータを有効利用ができる
からシステムのスルーブツトの向上を実現することがで
きる。

【図面の簡単な説明】

第１図は、この発明に係るキヤ・ノシエメモリの一実施
例を示すブロック図、 第２図は、上記キャッシュメモリが用いられるマイクロ
コンピュータシステムの一実施例を示すブロック図、 第３図は、ダイナミックリロケーションの一例を説明す
るためのメモリマツプ図、 第４図は、メインメモリのアドレスマ・ノブにおけるア
ドレス及びデータと、キャッシュメモリ内のディレクト
リメモリ部とデータ部との対応例を示す概念図、 第５図は、キャッシュメモリのディレクトリメモリ部と
データメモリ部の内容変更又は転送の組み合わせを示す
動作モード図、 第６図は、ダイナミックリロケーション又はガベージコ
レクヨンに伴うメインメモリ側のデータ転送例を示すメ
モリマツプ図、 第７図は、それに対応したキャッシュメモリ内でのデー
タ変更例を示すメモリマツプ図、第８図は、キャッシュ
メモリ内部におけるデータ転送の一例を示す概念図、 第９図には、そのタイミング図である。 ＷＢ・・ライトバッファ、ＤＬＭ・・ディレクトリメモ
リ、ＤＴＭ・・データメモリ、ＴＣＰ・・タグ比較回路
、ＣＮＴ・・制御回路、ＢＭ・・バッファメモリ、ＢＴ
、ＢＢＶ・・制御ビット、ＡＤ、ＤＴ・・マイクロプロ
セッサ側内部バス、ＡＤ’　、ＤＴ”　・・メインメモ
リ側内部バス、ＬＲＵ・・ブロック置換制御回路、ＣＬ
Ｍ・・カラムアドレス、ＴＡＧ・・タグアドレス ＭＰＵ・・マイクロプロセッサ、ＲＯＭ・・リード・オ
ンリー・メモリ、Ｉｌｏ・・入出力装置、ＣＲＴ・・デ
イスプレィ装置、ＤＭＡＣ・・直接メモリアクセス制？
１１替置

Claims (1)

1. 【特許請求の範囲】 １、メインメモリ側のアドレス変更を監視して、そのデ
   ータの転送先アドレスに対応して内部のアドレスタグ及
   び／又はデータの格納場所を自動的に変更する機能を設
   けたことを特徴とするキャッシュメモリ。 ２、上記メインメモリ側のアドレス変更は、ダイナミッ
   クリロケーション又はガベージコレクションの実行によ
   り行われるものであることを特徴とする特許請求の範囲
   第１項記載のキャッシュメモリ。 ３、メインメモリ側の転送元のアドレスに対応してキャ
   ッシュメモリ側のアドレスタグ及びデータをいったん無
   効にし、メインメモリ側の転送先のアドレスに対応して
   キャッシュメモリ側のアドレスタグ及びデータの書き込
   みを行うことによってアドレスタグ及び／又はデータの
   格納場所を自動的に変更するものであることを特徴とす
   る特許請求の範囲１又は第２項記載のキャッシュメモリ
   。