JPS63223846A - キヤツシユ・メモリ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は共有メモリーを有する密結合型のマルチ・プロ
セッサ・マルチ・キャッシュ・システムにおいて、デー
タ・コヒーレンジを保つためのバス・モニタリングとキ
ャッシュ・アクセスの両方を２ポート・ラムを用いるこ
とで同時に行えるようにし、て、システムの性能の向上
をめざすキャッシュ・メモリーに関するものである。

従来の技術 近年、コンピュータ・システムの高性能化に対する要求
は高まる一方なので、コンピュータ・システムの設計に
おいては、特にそのアーキテクチャがますます重要視さ
れている。そして、３２ビツトの高性能なマイクロプロ
セッサの入手が容易になってきたことを背景に、これら
を複数個用いたマルチプロセッサ・システムの開発が盛
んになっている。

マルチ・プロセッサの構成方式の一つに共有メモリーを
持つ密結合方式がある。この方式は複数のプロセッサと
主記憶をシステム・バスで結合して、各プロセッサがシ
ステム・バスを介して対等に主記憶のデータを参照でき
るようにしたものである。この方式はシステム・バスの
利用率が非常に高くなりプロセッサの台数に比例した性
能が得難いので、各プロセッサにキャッシュ・メモリー
を持たせシステム・バスの利用率を低下させることでこ
の性能低下を避けることが一般的である。

このようにすると同一データが複数のキャッシュ・メモ
リー内に点在する可能性がある。従ってシステムに分散
した同一データの一致性を保つ必要が生じる。これを解
決するために、まず、あるプロセッサが自身のキャッシ
ュ・メモリーのデータを更新するときは必ず対応する主
記憶データも更新することにする。その結果、あるキャ
ッシュ・メモリー内のデータが更新されると必ずシステ
ム・バス上を書込み信号が通過することになる。

次に、常にシステム・バス上の書込み信号を監視する回
路を設けて各キャッシュ・メモリーと連動させて、シス
テム内のどこかで更新されたデータが自身のキャッシュ
・メモリーに存在するか調べる。存在が判明すると、対
応するデータの有効・無効を示すフラグを無効化するこ
とで旧データがシステム内に残留しないことを保証する
。　　　　。

以下図面を参照しながら、上述した従来のキャッシュ・
メモリーの一例について説明する。

第２図は従来のキャッシュ・メモリーを用いたブロセ、
ツサ・システムの構成を示すものである。

第２図において、２１はプロセッサである。２２は第１
アドレス記憶部であり、プロセッサからの下位アドレス
（以下、インデックスと呼ぶ）参照によりプロセッサか
らの上位アドレス（以下、タグと呼ぶ）を記憶する。２
４は第１比較部であり、２２に記憶されたタグと２１の
プロセッサからのタグとを比較する。２６はフラグ記憶
部であり、２２と２３に記憶されているタグとそれを参
照するインデックスとで示すアドレスとデータの関係の
有効性をフラグで記憶する。２８はデータ記憶部であり
、２２に記憶したタグとそれを参照するインデックスと
で示すアドレスに対応するデータに記憶する。２９はバ
ス・モニタであり、システム・バス上を書込み信号が通
過したときそのアドレス値をラッチする。

２３は第２アドレス記憶部であり、２１のプロセッサか
らのインデックス参照により２１のプロセッサのタグを
記憶する。また、２３は２９のバス・モニタからのイン
デックス参照によりタグを出力する。２５は第２の比較
部であり、２３に記憶されたタグと２９のバス・モニタ
からのタグとを比較する。２７は制御部である。

以上のように構成されたキャッシュ・メモリーについて
、以下その動作について説明する。

まず、システム起動時には、２２の第１アドレス記憶部
と２３の第２アドレス記憶部と２８のデータ記憶部の内
容は無意味である。また、２６のフラグ記憶部は全て０
である。

２２と２６と２８は２１からのインデックスにより共通
に参照される。２２のアドレス記憶部は２１のインデッ
クスで参照されて２１のタグを記憶する。また、２８の
データ記憶部は２１のインデックスで参照されて、２１
のアドレスの内容を記憶する。つまり、２２と２８とで
、主記憶のあるアドレスとその内容を対として記憶する
。そして、２６の第１比較部は２１のインデックスで参
照されてデータの有効・無効を示すフラグを記憶する。

いま、２１のプロセッサが外部データを読出す場合につ
いてその動作を説明する。２２は２１のインデックスを
用いて以前に記憶したタグを２４へ出力する。このとき
同時に２１のタグも２４に入力される。

２４は両タグを比較して、その比較結果を２７へ出力す
る。また、２６は２１のインデックスを用いてフラグ出
力を２７に入力する。２７は２４から一致信号を得たと
きでかつ２６からデータ有効信号を得たとき（以下、キ
ャッシュ・ヒツトと呼ぶ）には、２１のアドレスに対す
るデータが２８に記憶されていることになるので、２７
は２８にそのデータの出力要求を出す。この要求信号と
２１のインデックスとから２８が出力するデータを２１
は取り込む。

しかし、両タグが一致していないときかあるいはフラグ
が無効のとき（以下、キャッシュ・ミスと呼ぶ）には、
２７は２日にデータの出力要求を出さない。そして、２
１は主記憶からデータを取り込む。

また、２２と２３は２１が要求しているデータ対応する
インデックスで参照されてタグを記憶しなおす。

更に、２６は同様のインデックスで参照されて２７の制
御下でフラグを有効にする。最後に、２８は同様のイン
デックスで参照されて主記憶からのデータを記憶する。

次に、２１のプロセッサが外部にデータを書き込む場合
についてその動作を説明する。キャッシュ・ヒツトのと
きは、２８のデータと主記憶のデータを同時に書き換え
る。キャッシュ・ミスのときは、主記憶のデータのみを
書き換える。

以上、プロセッサが外部アクセスをする場合について動
作を説明した。以下、バス・モニタリングの動作につい
て説明する。

まず、２９のバス・モニタはシステム・バス上を書込み
信号が走るかどうか常に監視している。もし書込み信号
がシステム・バス上を走ると、２９はそのときのアドレ
スをラッチする。２３は通常２９からのインデックスを
入力として既に記憶しているタグを２５へ出力する。２
５は２−３からのタグ出力とバス・モニタからのタグ出
力とを比較して、比較結果を２７に入力する。２７は２
５から一致信号を得ると、つまり、他のプロセッサがこ
のアドレスに対応するデータを更新したことを確認する
と、２６のフラグを無効にする。２７は２５から一致信
号を受けない間は２６のフラグを操作することはない。

発明が解決しようとする問題点 しかしながら上記のような構成では、プロセッサとバス
・モニタが同時に第２アドレス記憶部を参照する場合と
、プロセッサとバス・モニタが同時にフラグ記憶部を参
照する場合とがあり得るのでプロセッサとバス・モニタ
との間で調停が必要である。その結果、プロセッサを待
たせることによるシステム全体の性能低下やバス・モニ
タの回路規模が大きくなるという重大な問題をはらんで
いた。

本発明は上記問題点に鑑み、アドレス記憶部とフラグ記
憶部に２ポート・ラムを利用することでプロセッサのキ
ャッシュ・アクセス動作とデータ・コヒーレンジを保つ
ためのバス・モニタリング動作の並行動作を可能にして
、マルチ・プロセッサ・システムの処理速度を向上させ
るとともに、回路の簡素化を図ることを目的としたキャ
ッシュ・メモリーを提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明のキャッシュ・メモ
リーは、タグを記憶するアドレス記憶部とフラグを記憶
するフラグ記憶部とに２ポート・ラムを用いて、ポート
毎に比較部を用意し、プロセッサのキャッシュ・アクセ
スとバス・モニタリングの並行動作を可能にする構成を
持つ。

作用 本発明は上記した構成によって、キャッシュ・アクセス
は、プロセッサがアドレス記憶部の第１ポートと第１比
較部とフラグ記憶部の第１ポートとデータ記憶部とで構
成される部分キャッシュ・メモリーを使用することで常
時可能である。また、バス・モニタリングは、バス・モ
ニタとアドレス記憶部の第２ポートと第２比較部とフラ
グ記憶部の第２ポートとで構成される判定部を使用する
ことで常時可能である。従って、プロセッサがアドレス
記憶部にアクセスしていても、バス・モニタも同時にア
ドレス記憶部にアクセスすることができるのでプロセッ
サかバス・モニタのいずれかが待つという状態がなくな
る。その結果、プロセッサ・システムのスルー・プツト
が良くなるばかりではな、＜、待ち状態のために必要だ
ったバス・モニタ回路のキューを小さくできるなど回路
の簡素化が図れる。

実施例 以下本発明の一実施例のキャッシュについて、図面を参
照しながら説明する。

第１図は本発明の第１の実施例におけるキャッシュ・メ
モリーの構成を示すものである。第１図において、１１
はプロセッサである。１２は２ポート・ラムを用いるア
ドレス記憶部である。１３は第１比較部であり、１４は
第２比較部である。１５は２ポート・ラムを用いるフラ
グ記憶部である。１６は制御部である。１７はデータ記
憶部である。１８はバス・モニタである。

以上のように構成されたキャッシュ・メモリーについて
、以下第１図を用いてその動作を説明する。

まず、１２のアドレス記憶部と１７のデータ記憶部はシ
ステム起動時には内容は不定である。また、フラグ記憶
部はシステム起動時には内容が０である。

１２は１１のプロセッサからのインデックスで参照され
てタグを記憶する。また、１２は１８のバス・モニタか
らのインデックスで参照されてタグを出力する。１３は
１２の第１ポートからのタグと１１のプロセッサからの
タグとを比較する。１４は１２の第２ポートからのタグ
と１８のバス・モニタからのタグを比較する。１５は１
１のインデックスで参照されてデータの有効・無効を示
すフラグを１６へ出力する。

また、１５は１６から更新するフラグを受ける。さらに
、・１５は１８のインデックスで参照されて１６からの
無効信号をうける。１６は１３の比較結果と１５の出力
フラグをもとに１５と１７の制御をおこなう。さらに、
１６は１４の比較結果をもとに１５を制御する。１７は
１６の制御信号を受け、１１のインデックスで参照され
て１１に対してデータの入出力をおこなう。１８はシス
テム・バス上の書込み信号を常に監視して、書込みデー
タに対するアドレスをラッチして、そのインデックスを
１２へ、そのタグを１４へ出力する。

いま、１１のプロセッサが読出しをしているとする。こ
、のとき、１２と１５と１７は１１のインデックスで参
照される。すると、１２は以前に記憶しているタグを１
３へ出力する。１３は１２からの出力タグと１１からの
タグを比較して、その結果を１６の制御部へ出力する。

この時同時に１５は１１のインデックスで参照されてフ
ラグを１６へ出力する。１６は１３から一致結果を得た
ときでかつ１５から有効フラグを得たとき（以下、キャ
ッシュ・ヒツトと呼ぶ）には、１７にデータの出力を要
求する。１１は１７からデータを得る。しかしながら、
１６が１３から不一致結果を得たときかあるいは１５か
ら無効フラグを得たとき（以下、キャッシュ・ミスと呼
ぶ）には、１７のデータ出力を実行せず、１１は主記憶
からデータを得る。

以上のように本実施例によれば、プロセッサを第１ポー
トに接続しかつバス・モニタを第２ポートに接続した２
ポート・ラムで構成されるアドレス記憶部と、上記アド
レス記憶部の第１出力と上記プロセッサの出力とを比較
する第１比較部と、上記アドレス記憶部の第２出力と上
記バス・モニタの出力とを比較する第２比較部と、上記
第１比　。

較部の出力と上記第２比較部の出力とを入力とする制御
部と、上記制御部により制御される第１ポートに上記プ
ロセッサを接続しかつ上記制御部により制御される第２
ポートに上記バス・モニタを接続した２ポート・ラムで
構成されるフラグ記憶部と、上記プロセッサの出力デー
タを記憶するデータ記憶部とを設けることにより、プロ
セッサのキャッシュ・アクセスとバス・モニタリングの
並行動作を可能にする。

発明の効果 以上のように本発明は、タグを記憶する２ポート・ラム
を用いたアドレス記憶部と、アドレス記憶部の各ポート
毎に設けた比較部と、フラグを記憶する２ポート・ラム
を用いたフラグ記憶部とデータを記憶するデータ記憶部
と、制御部とを設けることにより、プロセッサのキャッ
シュ・アクセスとバス・モニタリングの並行動作を可能
にして、システムの性能を向上させて、回路の簡素化を
図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるキャッシュ・メ
モリーの構成図、第２図は、従来のキャッシュ・メモリ
ーの構成図である。 １１・・・・・・プロセッサ、１２・・・・・・アドレ
ス記憶部、１３・・・・・・第１比較部、１４・・・・
・・第２比較部、１５・・・・・・フラグ記憶部、１６
・・・・・・制御部、１７・・・・・・データ記憶部、
１８・・・・・・バス・モニタ、２１・・・・・・プロ
セッサ、２２・・・・・・第１アドレス記憶部、２３・
・・・・・第２アドレス記憶部、２４・・・・・・第１
比較部、２５・・・・・・第２比較部、２６・・・・・
・フラグ記憶部、２７・・・・・・制御部、２８・・・
・・・データ記憶部、２９・・・・・・バス・モニタ。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 第２図

Claims (1)

【特許請求の範囲】
1. プロセッサを第１ポートに接続しかつバス・モニタを第
   ２ポートに接続した２ポート・ラムで構成されるアドレ
   ス記憶部と、上記アドレス記憶部の第１出力と上記プロ
   セッサの出力とを比較する第１比較部と、上記アドレス
   記憶部の第２出力と上記バス・モニタの出力とを比較す
   る第２比較部と、上記第１比較部の出力と上記第２比較
   部の出力とを入力とする制御部と、上記制御部により制
   御される第１ポートに上記プロセッサを接続しかつ上記
   制御部により制御される第２ポートに上記バス・モニタ
   を接続した２ポート・ラムで構成されるフラグ記憶部と
   、上記プロセッサの出力データを記憶するデータ記憶部
   とを備えたことを特徴とするキャッシュ・メモリー。