JPH04356956A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04356956A JPH04356956A JP3131425A JP13142591A JPH04356956A JP H04356956 A JPH04356956 A JP H04356956A JP 3131425 A JP3131425 A JP 3131425A JP 13142591 A JP13142591 A JP 13142591A JP H04356956 A JPH04356956 A JP H04356956A
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Classifications
-
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- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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- H01L2224/73257—Bump and wire connectors
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関する。さらに詳しくは半導体チップの上下
面を貫通する外部接続用入出力端子からなる半導体装置
及びその製造方法に関する。
製造方法に関する。さらに詳しくは半導体チップの上下
面を貫通する外部接続用入出力端子からなる半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】従来、シリコン半導体基板上に作られる
、ＩＣ・ＬＳＩは日夜、製造技術が進歩し、トランジス
ター等の集積度も飛躍的に増大している。集積度が上る
につれ、半導体デバイス（半導体チップ）の機能も飛躍
的に向上し、単なる部品よりも、大きなシステムとして
みなされるようになっている。又、同時にシステムの構
成要素としてのＣＰＵ（論理回路）マスクＲＯＭ、ＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、フラッシＥＰＲＯＭ、ＤＲＡＭ
、ＳＲＡＭ、Ｉ２Ｌ、高速入出力部（バイポーラ、バイ
−ＣＭＯＳ）等、それぞれの独立したデバイスがそれぞ
れの専用の製造工程を用い効率良く生産が行われるよう
になっている。このような状況下においてニューロネッ
トワーク素子等、多数の構成要素の集合した大規模半導
体装置の開発が望まれている。
、ＩＣ・ＬＳＩは日夜、製造技術が進歩し、トランジス
ター等の集積度も飛躍的に増大している。集積度が上る
につれ、半導体デバイス（半導体チップ）の機能も飛躍
的に向上し、単なる部品よりも、大きなシステムとして
みなされるようになっている。又、同時にシステムの構
成要素としてのＣＰＵ（論理回路）マスクＲＯＭ、ＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、フラッシＥＰＲＯＭ、ＤＲＡＭ
、ＳＲＡＭ、Ｉ２Ｌ、高速入出力部（バイポーラ、バイ
−ＣＭＯＳ）等、それぞれの独立したデバイスがそれぞ
れの専用の製造工程を用い効率良く生産が行われるよう
になっている。このような状況下においてニューロネッ
トワーク素子等、多数の構成要素の集合した大規模半導
体装置の開発が望まれている。
【０００３】
【発明が解決しようとする課題】このような、技術的要
素の中で以下のような問題がある。 １）ＬＳＩの集積規模の増大に伴い、入出力部の外部接
続端子数が大きくなり、チップ面上のボンディングパッ
ド及び入出力保護回路の面積比率が増大し集積効率が低
下する。 ２）ＬＳＩの集積規模の増大に伴い、個々のトランジス
ター等で消費される電気エネルギーが熱となり、発熱量
が大きくなり、デバイスの温度上昇を引き起し、信頼性
低下、集積度の限界を生じさせる。 ３）ＬＳＩ等デバイスに求められるシステム的な機能の
高度化に伴い、１つの２次元的表面に形成される従来の
ＬＳＩ製造工程では、あらゆる前記構成要素を包含する
製造プロセスを構築することは非常に困難であり、仮に
そのような複雑な製造プロセスを構築することが出来た
としても、最小配線幅寸法等に制限が生じ現在ある個々
の専用の製造工程よりも非常に効率の悪いものとなり、
出来上ったデバイスの性能も低下するという問題がある
。
素の中で以下のような問題がある。 １）ＬＳＩの集積規模の増大に伴い、入出力部の外部接
続端子数が大きくなり、チップ面上のボンディングパッ
ド及び入出力保護回路の面積比率が増大し集積効率が低
下する。 ２）ＬＳＩの集積規模の増大に伴い、個々のトランジス
ター等で消費される電気エネルギーが熱となり、発熱量
が大きくなり、デバイスの温度上昇を引き起し、信頼性
低下、集積度の限界を生じさせる。 ３）ＬＳＩ等デバイスに求められるシステム的な機能の
高度化に伴い、１つの２次元的表面に形成される従来の
ＬＳＩ製造工程では、あらゆる前記構成要素を包含する
製造プロセスを構築することは非常に困難であり、仮に
そのような複雑な製造プロセスを構築することが出来た
としても、最小配線幅寸法等に制限が生じ現在ある個々
の専用の製造工程よりも非常に効率の悪いものとなり、
出来上ったデバイスの性能も低下するという問題がある
。
【０００４】この発明は、上記問題を解決するためにな
されたものであって、従来のそれぞれ専用の製造工程を
用いて生産されるＣＰＵ、マスクＲＯＭ、ＤＲＡＭ等そ
れぞれ１つの半導体基板からなる独立した機能の装置（
デバイス）を多数接続でき、大規模装置（システム）を
構成することのできる外部接続用入出力端子を有する半
導体装置及びその製造方法を提供しようとするものであ
る。
されたものであって、従来のそれぞれ専用の製造工程を
用いて生産されるＣＰＵ、マスクＲＯＭ、ＤＲＡＭ等そ
れぞれ１つの半導体基板からなる独立した機能の装置（
デバイス）を多数接続でき、大規模装置（システム）を
構成することのできる外部接続用入出力端子を有する半
導体装置及びその製造方法を提供しようとするものであ
る。
【０００５】
【課題を解決するための手段】この発明によれば、所定
位置にスルーホールを有する半導体基板において、スル
ーホールの壁面に絶縁層とその上に接着性金属層を積層
し、配線用金属プラグをスルーホールを介してその上部
と下部に突出するように設けたことを特徴とする半導体
装置が提供される。上記半導体基板は、素子形成前のウ
ェハー、素子形成中のウェハー又は素子形成後のウェハ
ーのいずれも用いることができる。上記スルーホールは
、配線用金属プラグを形成するためのものであって、半
導体基板の外部接続用入出力端子の形成位置に開孔され
る。スルーホールの形成は、フォトリソグラフィー法、
ドリル加工法、レーザー加工法、超音波加工法、液体ホ
ーニング法（微細研磨材の高圧噴射加工）等によって行
うことができる。この中で、例えばフォトリソグラフィ
ー法について述べると、まず、半導体基板上にスクリー
ン印刷法等を用い、厚さ ２００〜 ５００μｍ程度の
ホトレジストを塗布し、外部接続用入出力端子を形成し
ようとする位置に、フォトリソグラフィーの技術を用い
て直径５０〜 ２００μｍの窓（樹脂のない部分）をあ
けてレジストパターンを形成する。窓の形状は、通常円
形であるが、後述する配線用金属プラグと半導体基板と
の熱膨張率の差により生ずる応力に対して、有利な形状
を適宜選定するのが好ましい。次に上記レジストパター
ンをマスクにしてリアクティブイオンエッチング（通称
ＲＩＥ）装置を用い、異方性のエッチングを行いウェハ
ー裏面まで貫通する穴（スルーホール）を形成する。上
記絶縁層は、半導体基板と形成する配線用金属プラグと
を絶縁するためのものである。絶縁膜の形成は、例えば
次の３つの方法等を用いて行うことができる。第１は、
酸素もしくは水蒸気を用いたシリコンの熱酸化法、第２
は、ＣＶＤ法によってＳｉＯ２ 、ＳｉＮの薄膜を堆積
する方法、第３は、半導体基板と逆の極性を有する不純
物拡散層を形成する方法である。また、必要により上記
壁面以外の不要の絶縁層は、通常後工程の接着性金属層
を形成した後に不要の接着性金属層と共に除去される。 上記接着性金属層は、スルーホールを介して設ける配線
用金属プラグを接着するためのものであって、絶縁層の
上を含む領域に例えばＴｉ／Ｗ合金、Ｔｉ、Ｃｒ、Ｎｉ
等の高融点金属もしくは、それらの合金の層を公知の方
法によって形成し、好ましくはぬれ性を向上させるため
にその上に例えば、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ等の薄膜を
積層して、形成することができる。この後に、必要によ
り上記壁面以外の不要の絶縁層と接着性金属層を除去す
る。配線用金属プラグは、外部接続用入出力端子を構成
するためのものであって、スルーホールを介してその上
部と下部に突出するように設けられる。配線用金属プラ
グの形成は、金属の溶融物又は溶液（通常メッキ液とよ
ばれる）に半導体基板の片面を接触させることによって
毛細管現象と表面張力によって溶融金属をスルーホール
内及びスルーホール上に導入し、適宜冷却または通電す
ることによって固化して行うことができる。また金属の
溶液を用いる方法は、中空の巣を有する配線用金属プラ
グを形成することができ、この配線用金属プラグは半導
体基板との熱膨張系数の違いにより生ずる熱応力を低下
させることができるので好ましい。金属の溶融物は、約
１５０〜 ４００°Ｃ例えば半田（Ｐｂ−Ｓｎ系合金
）を溶融して用いることができる。金属の溶液は、例え
ばＣｕ、Ａｕ等の溶液（公知のメッキ液）を用いること
ができる。また、配線用金属プラグの上記突出した領域
は、外部接続用入出力端子の外部と接合部分を形成する
ためのものであって、突出した高さ（スルーホールから
の高さ）が、通常５〜５０μｍである。外部接続用入出
力端子の形成は、複数の種類の半導体装置について行な
われる。この後外部接続用入出力端子を介して複数の半
導体装置を適宜組合せ大規模半導体装置を構成すること
ができる。
位置にスルーホールを有する半導体基板において、スル
ーホールの壁面に絶縁層とその上に接着性金属層を積層
し、配線用金属プラグをスルーホールを介してその上部
と下部に突出するように設けたことを特徴とする半導体
装置が提供される。上記半導体基板は、素子形成前のウ
ェハー、素子形成中のウェハー又は素子形成後のウェハ
ーのいずれも用いることができる。上記スルーホールは
、配線用金属プラグを形成するためのものであって、半
導体基板の外部接続用入出力端子の形成位置に開孔され
る。スルーホールの形成は、フォトリソグラフィー法、
ドリル加工法、レーザー加工法、超音波加工法、液体ホ
ーニング法（微細研磨材の高圧噴射加工）等によって行
うことができる。この中で、例えばフォトリソグラフィ
ー法について述べると、まず、半導体基板上にスクリー
ン印刷法等を用い、厚さ ２００〜 ５００μｍ程度の
ホトレジストを塗布し、外部接続用入出力端子を形成し
ようとする位置に、フォトリソグラフィーの技術を用い
て直径５０〜 ２００μｍの窓（樹脂のない部分）をあ
けてレジストパターンを形成する。窓の形状は、通常円
形であるが、後述する配線用金属プラグと半導体基板と
の熱膨張率の差により生ずる応力に対して、有利な形状
を適宜選定するのが好ましい。次に上記レジストパター
ンをマスクにしてリアクティブイオンエッチング（通称
ＲＩＥ）装置を用い、異方性のエッチングを行いウェハ
ー裏面まで貫通する穴（スルーホール）を形成する。上
記絶縁層は、半導体基板と形成する配線用金属プラグと
を絶縁するためのものである。絶縁膜の形成は、例えば
次の３つの方法等を用いて行うことができる。第１は、
酸素もしくは水蒸気を用いたシリコンの熱酸化法、第２
は、ＣＶＤ法によってＳｉＯ２ 、ＳｉＮの薄膜を堆積
する方法、第３は、半導体基板と逆の極性を有する不純
物拡散層を形成する方法である。また、必要により上記
壁面以外の不要の絶縁層は、通常後工程の接着性金属層
を形成した後に不要の接着性金属層と共に除去される。 上記接着性金属層は、スルーホールを介して設ける配線
用金属プラグを接着するためのものであって、絶縁層の
上を含む領域に例えばＴｉ／Ｗ合金、Ｔｉ、Ｃｒ、Ｎｉ
等の高融点金属もしくは、それらの合金の層を公知の方
法によって形成し、好ましくはぬれ性を向上させるため
にその上に例えば、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ等の薄膜を
積層して、形成することができる。この後に、必要によ
り上記壁面以外の不要の絶縁層と接着性金属層を除去す
る。配線用金属プラグは、外部接続用入出力端子を構成
するためのものであって、スルーホールを介してその上
部と下部に突出するように設けられる。配線用金属プラ
グの形成は、金属の溶融物又は溶液（通常メッキ液とよ
ばれる）に半導体基板の片面を接触させることによって
毛細管現象と表面張力によって溶融金属をスルーホール
内及びスルーホール上に導入し、適宜冷却または通電す
ることによって固化して行うことができる。また金属の
溶液を用いる方法は、中空の巣を有する配線用金属プラ
グを形成することができ、この配線用金属プラグは半導
体基板との熱膨張系数の違いにより生ずる熱応力を低下
させることができるので好ましい。金属の溶融物は、約
１５０〜 ４００°Ｃ例えば半田（Ｐｂ−Ｓｎ系合金
）を溶融して用いることができる。金属の溶液は、例え
ばＣｕ、Ａｕ等の溶液（公知のメッキ液）を用いること
ができる。また、配線用金属プラグの上記突出した領域
は、外部接続用入出力端子の外部と接合部分を形成する
ためのものであって、突出した高さ（スルーホールから
の高さ）が、通常５〜５０μｍである。外部接続用入出
力端子の形成は、複数の種類の半導体装置について行な
われる。この後外部接続用入出力端子を介して複数の半
導体装置を適宜組合せ大規模半導体装置を構成すること
ができる。
【０００６】
【作用】配線用金属プラグが、スルーホールの上部と下
部に突出した部分で他の半導体装置又はヒートシンクと
重ねて接続させ、外部端子と接続させると共に、半導体
装置の駆動時に発生する熱を放散させる。
部に突出した部分で他の半導体装置又はヒートシンクと
重ねて接続させ、外部端子と接続させると共に、半導体
装置の駆動時に発生する熱を放散させる。
【０００７】
実施例１
半導体基板を貫通するスルーホールの形成図１（ａ）に
示すように、半導体基板１上にスクリーン印刷法を用い
て厚さ ３５０μｍ程度のフォトレジスト膜２を塗布し
、電極を形成しようとする場所に直径 １３０μｍの窓
（樹脂のない部分）をフォトリソグラフィー法を用いて
形成する。図１（ｂ）に示すように、リアクティブイオ
ンエッチング（通称ＲＩＥ）装置を用い、フォトレジス
ト膜２をマスクにしてエッチングイオン３を照射しウェ
ハー裏面まで貫通する穴（スルーホール４）が形成され
るまで、異方性のエッチングを行う。
示すように、半導体基板１上にスクリーン印刷法を用い
て厚さ ３５０μｍ程度のフォトレジスト膜２を塗布し
、電極を形成しようとする場所に直径 １３０μｍの窓
（樹脂のない部分）をフォトリソグラフィー法を用いて
形成する。図１（ｂ）に示すように、リアクティブイオ
ンエッチング（通称ＲＩＥ）装置を用い、フォトレジス
ト膜２をマスクにしてエッチングイオン３を照射しウェ
ハー裏面まで貫通する穴（スルーホール４）が形成され
るまで、異方性のエッチングを行う。
【０００８】次に、図１（ｃ）に示すように、形成され
たスルーホール４の内面に酸素もしくは水蒸気を用いた
シリコンの熱酸化によって酸化シリコン膜５を形成する
。
たスルーホール４の内面に酸素もしくは水蒸気を用いた
シリコンの熱酸化によって酸化シリコン膜５を形成する
。
【０００９】スルーホールへの接着性金属層と配線用金
属プラグの形成 図１（ｄ）に示すように、半導体素子形成後、予め前記
のように形成されたスルーホール面に、後述の配線用金
属プラグ（半田、Ｐｂ−Ｓｎ合金）に対する接着性向上
と拡散防止の為の、バリアー形成の作用をする接着性金
属層（Ｔｉ／Ｗ合金）６と、更に、この上に後述の配線
用金属プラグ（Ｐｂ−Ｓｎ合金）に対するぬれ性を得る
ための金属層（Ｃｕ）を形成する。
属プラグの形成 図１（ｄ）に示すように、半導体素子形成後、予め前記
のように形成されたスルーホール面に、後述の配線用金
属プラグ（半田、Ｐｂ−Ｓｎ合金）に対する接着性向上
と拡散防止の為の、バリアー形成の作用をする接着性金
属層（Ｔｉ／Ｗ合金）６と、更に、この上に後述の配線
用金属プラグ（Ｐｂ−Ｓｎ合金）に対するぬれ性を得る
ための金属層（Ｃｕ）を形成する。
【００１０】次に図２（ｅ）に示すように、前記スルー
ホールの壁面の処理の完了した半導体基板を素子形成面
１ａを上にして溶融した半田（Ｐｂ−Ｓｎ合金）上に浮
かせ、毛細管現象と表面張力を利用して、スルーホール
内にＰｂ−Ｓｎ合金７を充填し、冷却固化して図２（ｆ
）に示すようにスルーホール上部に突出した領域を有す
る入出力端子７ａを形成する。
ホールの壁面の処理の完了した半導体基板を素子形成面
１ａを上にして溶融した半田（Ｐｂ−Ｓｎ合金）上に浮
かせ、毛細管現象と表面張力を利用して、スルーホール
内にＰｂ−Ｓｎ合金７を充填し、冷却固化して図２（ｆ
）に示すようにスルーホール上部に突出した領域を有す
る入出力端子７ａを形成する。
【００１１】なお、半導体基板を溶融した半田上から取
出した際にスルーホール下部にも突出した領域が形成さ
れる。
出した際にスルーホール下部にも突出した領域が形成さ
れる。
【００１２】外部接続用入出力端子を有する半導体装置
を用いた大規模装置の作製 次に図２（ｇ）に示すように上述の入出力端子を有する
Ｉ／Ｏ出力制御用バイポーラチップ１４、ＥＥＰＲＯＭ
チップ１５、マスクＲＯＭチップ１６、ＳＲＡＭチップ
１７、ＣＰＵチップ１８及びＣＣＤチップ１９を作製し
てセラミックパッケージ１２上に絶縁体のヒートシンク
１３を介して順に積層し、突出した領域を有する入出力
端子７ａを介して接続しワイヤボンド２０で外部端子２
１に接続して大規模装置を作製する。
を用いた大規模装置の作製 次に図２（ｇ）に示すように上述の入出力端子を有する
Ｉ／Ｏ出力制御用バイポーラチップ１４、ＥＥＰＲＯＭ
チップ１５、マスクＲＯＭチップ１６、ＳＲＡＭチップ
１７、ＣＰＵチップ１８及びＣＣＤチップ１９を作製し
てセラミックパッケージ１２上に絶縁体のヒートシンク
１３を介して順に積層し、突出した領域を有する入出力
端子７ａを介して接続しワイヤボンド２０で外部端子２
１に接続して大規模装置を作製する。
【００１３】実施例２
実施例１において、図１（ｄ）に示すように、スルーホ
ール内面のみに接着性金属層（Ｔｉ／Ｗ合金）６を形成
し、更にこの上にぬれ性の金属層（Ｃｕ）を形成する代
わりに接着性金属層（Ｔｉ／Ｗ合金）及びぬれ性金属層
（Ｃｕ）を、図３に示すように半導体基板１の片面のみ
、全面に残しておき、その上面をホトレジスト膜１０で
覆い、電極形成部のみフォトリソグラフィー技術を用い
て該樹脂を取り除いておく。
ール内面のみに接着性金属層（Ｔｉ／Ｗ合金）６を形成
し、更にこの上にぬれ性の金属層（Ｃｕ）を形成する代
わりに接着性金属層（Ｔｉ／Ｗ合金）及びぬれ性金属層
（Ｃｕ）を、図３に示すように半導体基板１の片面のみ
、全面に残しておき、その上面をホトレジスト膜１０で
覆い、電極形成部のみフォトリソグラフィー技術を用い
て該樹脂を取り除いておく。
【００１４】このような処理をほどこされた半導体基板
をＣｕ溶液（Ｃｕメッキ液）１１に接するように配置し
、前記接着用／ぬれ性の金属層を通じて流す電流により
電気メッキを電極形成用のスルーホール内面に行う。 最終形状として必要とされる突出領域（バンプと称する
もので半導体基板表面より、５〜５０μｍ程度突出する
。）が形成されるまでメッキを行う。得られた半導体基
板は、図４に示すように、半導体基板１と配線用金属プ
ラグ間の熱膨張系数の違いにより生ずる熱応力を緩和す
る為中空の巣９が生じている。ただし５は絶縁層、６は
接着性金属層、８は配線用金属プラグである。このメッ
キによる形成法は、従来のＴＡＢ用のバンプ形成技術を
利用することが出来る。
をＣｕ溶液（Ｃｕメッキ液）１１に接するように配置し
、前記接着用／ぬれ性の金属層を通じて流す電流により
電気メッキを電極形成用のスルーホール内面に行う。 最終形状として必要とされる突出領域（バンプと称する
もので半導体基板表面より、５〜５０μｍ程度突出する
。）が形成されるまでメッキを行う。得られた半導体基
板は、図４に示すように、半導体基板１と配線用金属プ
ラグ間の熱膨張系数の違いにより生ずる熱応力を緩和す
る為中空の巣９が生じている。ただし５は絶縁層、６は
接着性金属層、８は配線用金属プラグである。このメッ
キによる形成法は、従来のＴＡＢ用のバンプ形成技術を
利用することが出来る。
【００１５】
【発明の効果】この発明によれば、従来のそれぞれ専用
の製造工程を用いて生産されるＣＰＵ、マスクＲＯＭ、
ＤＲＡＭ等それぞれ１つの半導体基板からなる独立した
昨日の装置（デバイス）を多数接続でき、大規模装置（
システム）を構成することのできる外部接続用入出力端
子を有する半導体装置及びその製造方法を提供すること
ができる。
の製造工程を用いて生産されるＣＰＵ、マスクＲＯＭ、
ＤＲＡＭ等それぞれ１つの半導体基板からなる独立した
昨日の装置（デバイス）を多数接続でき、大規模装置（
システム）を構成することのできる外部接続用入出力端
子を有する半導体装置及びその製造方法を提供すること
ができる。
【図１】この発明の実施例で作製した半導体装置の説明
図である。
図である。
【図２】この発明の実施例で作製した半導体装置の製造
工程説明図である。
工程説明図である。
【図３】この発明の実施例で作製した半導体装置の製造
工程説明図である。
工程説明図である。
【図４】この発明の実施例で作製した半導体装置の製造
工程説明図である。
工程説明図である。
１ 半導体基板
１ａ 素子形成面
２ レジストパターン
３ エッチング用イオン
４ スルーホール
５ 絶縁層
６ 接着性金属層
７ 溶融金属
８ 配線用金属プラグ
９ 中空の巣
１０ ホトレジスト膜
１１ Ｃｕ溶液
１２ セラミックパッケージ
１３ 絶縁体のヒートシンク
１４ Ｉ／Ｏ出力制御用バイポーラチップ１５ Ｅ
ＥＰＲＯＭチップ １６ マスクＲＯＭチップ １７ ＳＲＡＭチップ １８ ＣＰＵチップ（論理回路） １９ ＣＣＤチップ ２０ ワイヤボンド ２１ 外部端子
ＥＰＲＯＭチップ １６ マスクＲＯＭチップ １７ ＳＲＡＭチップ １８ ＣＰＵチップ（論理回路） １９ ＣＣＤチップ ２０ ワイヤボンド ２１ 外部端子
Claims (2)
- 【請求項１】 所定位置にスルーホールを有する半導
体基板において、スルーホールの壁面に絶縁層とその上
に接着性金属層を積層し、配線用金属プラグをスルーホ
ールを介してその上部と下部に突出するように設けたこ
とを特徴とする半導体装置。 - 【請求項２】 スルーホールを有する半導体基板に、
少なくともスルーホールの壁面に絶縁層を形成しさらに
その上に接着性金属層を形成し、必要により前記の壁面
以外の不用の絶縁層と接着性金属層を除去し、次いで、
配線用金属プラグ用の金属の溶融物又は溶液をスルーホ
ールを介してその上、下に突出するようにスルーホール
に導入し、固化さすことによって配線用金属プラグを形
成することからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3131425A JP2622038B2 (ja) | 1991-06-03 | 1991-06-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3131425A JP2622038B2 (ja) | 1991-06-03 | 1991-06-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356956A true JPH04356956A (ja) | 1992-12-10 |
| JP2622038B2 JP2622038B2 (ja) | 1997-06-18 |
Family
ID=15057664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3131425A Expired - Fee Related JP2622038B2 (ja) | 1991-06-03 | 1991-06-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622038B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424245A (en) * | 1994-01-04 | 1995-06-13 | Motorola, Inc. | Method of forming vias through two-sided substrate |
| WO2000036650A1 (fr) * | 1998-12-16 | 2000-06-22 | Seiko Epson Corporation | Puce de semi-conducteur, dispositif a semi-conducteur, carte de circuits et materiel electronique et leurs procedes de production |
| JP2000196014A (ja) * | 1998-12-25 | 2000-07-14 | Texas Instr Japan Ltd | 半導体チップ、及びその半導体チップが搭載された半導体装置 |
| JP2002353223A (ja) * | 2001-05-30 | 2002-12-06 | Sony Corp | 半導体装置およびその製造方法 |
| JP2003503834A (ja) * | 1999-06-23 | 2003-01-28 | ギーゼッケ ウント デフリエント ゲーエムベーハー | 半導体メモリチップモジュール |
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| EP1248295A3 (en) * | 2001-04-06 | 2005-07-13 | Shinko Electric Industries Co. Ltd. | Semiconductor element, connection structure thereof, semiconductor device using a plurality of such elements and processes for making the same |
| JP2006352171A (ja) * | 1998-12-16 | 2006-12-28 | Seiko Epson Corp | 半導体チップの製造方法、半導体装置の製造方法、回路基板の製造方法及び電子機器の製造方法 |
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| JP2009512215A (ja) * | 2005-10-13 | 2009-03-19 | インテル・コーポレーション | ３ｄ貫通シリコンアーキテクチャのための集積マイクロチャネル |
| US8395269B2 (en) | 2005-12-02 | 2013-03-12 | Renesas Electronics Corporation | Method of stacking semiconductor chips including forming an interconnect member and a through electrode |
| JP2013084711A (ja) * | 2011-10-07 | 2013-05-09 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
-
1991
- 1991-06-03 JP JP3131425A patent/JP2622038B2/ja not_active Expired - Fee Related
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|---|---|
| JP2622038B2 (ja) | 1997-06-18 |
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