JP3125348B2 - パラレルビット同期方式 - Google Patents
パラレルビット同期方式Info
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- JP3125348B2 JP3125348B2 JP03231351A JP23135191A JP3125348B2 JP 3125348 B2 JP3125348 B2 JP 3125348B2 JP 03231351 A JP03231351 A JP 03231351A JP 23135191 A JP23135191 A JP 23135191A JP 3125348 B2 JP3125348 B2 JP 3125348B2
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- JP
- Japan
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はパラレルビット同期方式
に関し、特に高速でパラレルデータ伝送する装置のパラ
レルビット同期方式に関する。
に関し、特に高速でパラレルデータ伝送する装置のパラ
レルビット同期方式に関する。
【０００２】
【従来の技術】従来のこの種の装置でのパラレルデータ
伝送では、その動作スピードが比較的低く且つ伝送メデ
ィアによる伝搬遅延時間がクロック周期に対して十分短
く、ビットの位相同期やビット間の位相のずれが問題に
ならなかった。しかし、近年、広帯域交換装置など高速
データ伝送が必要な装置が多くなっており、このような
装置ではデータとクロックの位相同期およびパラレルビ
ット間の同期が重要な問題となる。例えば、６２２Ｍｂ
ｐｓのデータを８ビットパラレルで伝送する場合には、
約８０Ｍｂｐｓのパラレル伝送が必要となるが、データ
幅は１２ｎｓ程しかなく伝送メディアの伝搬遅延時間と
同程度となるため、データとそれをラッチするクロック
信号の位相の調整とパラレルビット間の位相調整が必要
となる。従来はこのような調整を人手で行わざるを得な
かった。
伝送では、その動作スピードが比較的低く且つ伝送メデ
ィアによる伝搬遅延時間がクロック周期に対して十分短
く、ビットの位相同期やビット間の位相のずれが問題に
ならなかった。しかし、近年、広帯域交換装置など高速
データ伝送が必要な装置が多くなっており、このような
装置ではデータとクロックの位相同期およびパラレルビ
ット間の同期が重要な問題となる。例えば、６２２Ｍｂ
ｐｓのデータを８ビットパラレルで伝送する場合には、
約８０Ｍｂｐｓのパラレル伝送が必要となるが、データ
幅は１２ｎｓ程しかなく伝送メディアの伝搬遅延時間と
同程度となるため、データとそれをラッチするクロック
信号の位相の調整とパラレルビット間の位相調整が必要
となる。従来はこのような調整を人手で行わざるを得な
かった。
【０００３】
【発明が解決しようとする課題】この従来の技術では、
人手による調整が不可能な高速データ伝送を要する複雑
な装置のデータとクロックの位相同期およびパラレルビ
ット間の位相同期調整を行えないという問題点があっ
た。
人手による調整が不可能な高速データ伝送を要する複雑
な装置のデータとクロックの位相同期およびパラレルビ
ット間の位相同期調整を行えないという問題点があっ
た。
【０００４】
【課題を解決するための手段】本発明のパラレルビット
同期方式は、２ビット以上のパラレルデータを転送する
装置の送信側はトレーニングデータを発生するトレーニ
ングデータ発生回路と、トレーニングモード信号により
通常データと前記トレーニングデータ発生回路の出力と
を切り替えるセレクタ回路とを有し、前記装置の受信側
はトレーニングモード時に動作して自動的にビットデー
タの位相を同期化すると共にトレーニングモード解除時
の位相同期状態を保持するビット位相同期回路と、前記
ビット位相同期回路に接続され前記トレーニングモード
時に動作して自動的に各ビットデータ間の位相を同期化
すると共に前記トレーニングモード解除時のビット間位
相同期状態を保持するビット間位相同期回路とを有する
ことを特徴とする。
同期方式は、２ビット以上のパラレルデータを転送する
装置の送信側はトレーニングデータを発生するトレーニ
ングデータ発生回路と、トレーニングモード信号により
通常データと前記トレーニングデータ発生回路の出力と
を切り替えるセレクタ回路とを有し、前記装置の受信側
はトレーニングモード時に動作して自動的にビットデー
タの位相を同期化すると共にトレーニングモード解除時
の位相同期状態を保持するビット位相同期回路と、前記
ビット位相同期回路に接続され前記トレーニングモード
時に動作して自動的に各ビットデータ間の位相を同期化
すると共に前記トレーニングモード解除時のビット間位
相同期状態を保持するビット間位相同期回路とを有する
ことを特徴とする。
【０００５】そして、前記トレーニングデータ発生回路
は前記パラレルデータの各ビット毎にデータの単位が識
別できる識別パタンを発生する機能を有する２ビット以
上のパラレルデータ発生回路であってもよい。
は前記パラレルデータの各ビット毎にデータの単位が識
別できる識別パタンを発生する機能を有する２ビット以
上のパラレルデータ発生回路であってもよい。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
る。図１は本発明の一実施例を示すブロック図である。
【０００７】送信部１はｎビットのトレーニングデータ
発生回路１０とトレーニングモード信号２００によって
ｎビットの通常データ１００とトレーニングデータ発生
回路１０の出力信号３００とを選択するセレクタ２０と
を備える。また、セレクタ２０の出力信号４００を入力
とする受信部２はビット位相同期回路３０とその出力信
号５００を入力とするビット間位相同期回路４０とを備
える。
発生回路１０とトレーニングモード信号２００によって
ｎビットの通常データ１００とトレーニングデータ発生
回路１０の出力信号３００とを選択するセレクタ２０と
を備える。また、セレクタ２０の出力信号４００を入力
とする受信部２はビット位相同期回路３０とその出力信
号５００を入力とするビット間位相同期回路４０とを備
える。
【０００８】トレーニングデータ発生回路１０では、ビ
ット位相同期回路３０で到着データの各ビットとクロッ
クとの位相を比較調整できるように、またビット間位相
同期回路４０で各ビット間の位相の比較調整ができるよ
うに、変化のあるビット系列及びデータの区切りが識別
できるビット系列を発生する。
ット位相同期回路３０で到着データの各ビットとクロッ
クとの位相を比較調整できるように、またビット間位相
同期回路４０で各ビット間の位相の比較調整ができるよ
うに、変化のあるビット系列及びデータの区切りが識別
できるビット系列を発生する。
【０００９】トレーニングモード時は、セレクタ２０を
介してトレーニングデータ３００が受信部２のビット位
相同期回路３０に入力される。ビット位相同期回路３０
では、パラレルのビット毎にデータとクロックとの位相
関係をデータが誤りなくラッチできるように調整する。
さらにビット位相同期回路３０の出力はビット間位相同
期回路４０に入力される。ビット間位相同期回路４０で
は、パラレルの各ビット毎にデータの区切り（例えば、
フレームなど）を検出し、各ビット間でその区切りの時
間位置、即ち位相が一致するように各ビットの遅延量を
調節する。ビット位相同期回路３０及びビット間位相同
期回路４０はトレーニングモード終了時の各位相調整情
報をトレーニングモード解除の間も、たとえばレジスタ
等を用いて保持できるため、トレーニングモード解除時
にセレクタ２０を通して受信される通常データ１００に
対しても、正常にビット位相同期及びビット間位相同期
を行うことができる。
介してトレーニングデータ３００が受信部２のビット位
相同期回路３０に入力される。ビット位相同期回路３０
では、パラレルのビット毎にデータとクロックとの位相
関係をデータが誤りなくラッチできるように調整する。
さらにビット位相同期回路３０の出力はビット間位相同
期回路４０に入力される。ビット間位相同期回路４０で
は、パラレルの各ビット毎にデータの区切り（例えば、
フレームなど）を検出し、各ビット間でその区切りの時
間位置、即ち位相が一致するように各ビットの遅延量を
調節する。ビット位相同期回路３０及びビット間位相同
期回路４０はトレーニングモード終了時の各位相調整情
報をトレーニングモード解除の間も、たとえばレジスタ
等を用いて保持できるため、トレーニングモード解除時
にセレクタ２０を通して受信される通常データ１００に
対しても、正常にビット位相同期及びビット間位相同期
を行うことができる。
【００１０】
【発明の効果】以上説明したように本発明は、トレーニ
ングモード信号により送信側から通常データとトレーニ
ングデータとを切り替えて出力し、受信側でトレーニン
グモード時に動作して自動的にビットデータの位相を同
期化し、トレーニングモード解除時の位相同期状態を保
持すると共に、トレーニングモード時に動作して自動的
に各ビットデータ間の位相を同期化し、トレーニングモ
ード解除時のビット間位相同期状態を保持するようにし
たので、高速なパラレルデータの伝送においてデータと
クロックの位相及パラレルビット間の位相の自動調整が
可能となり、人手による調整が不要になるという効果を
有する。
ングモード信号により送信側から通常データとトレーニ
ングデータとを切り替えて出力し、受信側でトレーニン
グモード時に動作して自動的にビットデータの位相を同
期化し、トレーニングモード解除時の位相同期状態を保
持すると共に、トレーニングモード時に動作して自動的
に各ビットデータ間の位相を同期化し、トレーニングモ
ード解除時のビット間位相同期状態を保持するようにし
たので、高速なパラレルデータの伝送においてデータと
クロックの位相及パラレルビット間の位相の自動調整が
可能となり、人手による調整が不要になるという効果を
有する。
【図１】本発明の一実施例を示すブロック図である。
１ 送信部 ２ 受信部 １０ トレーニングデータ発生回路 ２０ セレクタ ３０ ビット位相同期回路 ４０ ビット間位相同期回路 １００ 通常データ ２００ トレーニングモード信号
Claims (1)
- 【請求項１】２ビット以上のパラレルデータを転送する
装置の送信側は、到着データの各ビットと、クロックの
位相同期およびパラレルビット間の位相の比較調整を行
う為のビット系列であるトレーニングデータを発生する
トレーニングデータ発生回路と、データとクロックの位相同期を行うトレーニングモード
を指定する為の トレーニングモード信号を受けて、通常
データと前記トレーニングデータ発生回路の出力である
トレーニングデータとを切り替え出力を行うセレクタ回
路とを有し、 前記装置の受信側はトレーニングモード時に動作して、
パラレルのビット毎にデータとクロックの位相を同期化
すると共に、トレーニングモード解除時の位相同期状態
を保持するビット位相同期回路と、 前記ビット位相同期回路に接続され前記トレーニングモ
ード時に動作して、パラレルの各ビット毎にフレームを
検出し、各ビット間でフレームの時間位置が一致するよ
うに、各ビットの遅延量を調節すると共に前記トレーニ
ングモード解除時のビット間位相同期状態を保持するビ
ット間位相同期回路とを有し、 前記トレーニングモード信号によるトレーニングモード
解除時に、前記セレクタを介して、通常データの送受信
を行う ことを特徴とするパラレルビット同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03231351A JP3125348B2 (ja) | 1991-09-11 | 1991-09-11 | パラレルビット同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03231351A JP3125348B2 (ja) | 1991-09-11 | 1991-09-11 | パラレルビット同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575594A JPH0575594A (ja) | 1993-03-26 |
| JP3125348B2 true JP3125348B2 (ja) | 2001-01-15 |
Family
ID=16922263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03231351A Expired - Fee Related JP3125348B2 (ja) | 1991-09-11 | 1991-09-11 | パラレルビット同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125348B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07311735A (ja) * | 1994-05-18 | 1995-11-28 | Hitachi Ltd | データ転送装置 |
| JP4516979B2 (ja) * | 1996-09-17 | 2010-08-04 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP4634605B2 (ja) | 1998-03-12 | 2011-02-16 | エルピーダメモリ株式会社 | データ伝送システム |
| US6574154B2 (en) | 2000-09-12 | 2003-06-03 | Hitachi, Ltd. | Data transmitter |
| JP4291225B2 (ja) | 2004-06-30 | 2009-07-08 | 富士通株式会社 | パラレルデータを受信する装置および方法 |
| US7688925B2 (en) * | 2005-08-01 | 2010-03-30 | Ati Technologies, Inc. | Bit-deskewing IO method and system |
| JP4823009B2 (ja) * | 2006-09-29 | 2011-11-24 | 株式会社東芝 | メモリカード及びホスト機器 |
| ES2540533T3 (es) | 2007-02-16 | 2015-07-10 | Orica Explosives Technology Pty Ltd | Conjunto detonador, aparato de voladura y método correspondiente |
| CN111431533B (zh) * | 2020-04-26 | 2023-06-16 | 杭州电子科技大学富阳电子信息研究院有限公司 | 一种高速lvds接口adc数据与时钟同步的方法 |
-
1991
- 1991-09-11 JP JP03231351A patent/JP3125348B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575594A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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