JP2000332741A - 通信装置 - Google Patents
通信装置Info
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- JP2000332741A JP2000332741A JP11137544A JP13754499A JP2000332741A JP 2000332741 A JP2000332741 A JP 2000332741A JP 11137544 A JP11137544 A JP 11137544A JP 13754499 A JP13754499 A JP 13754499A JP 2000332741 A JP2000332741 A JP 2000332741A
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- Japan
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- signal
- circuit
- data
- frame synchronization
- frame
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Abstract
(57)【要約】
【課題】 有効伝送効率の高い並列データ伝送を実現す
る。小型化に適した回路により並列データ伝送を実現す
る。伝送路設計の自由度を向上させる。 【解決手段】 通常のデータ伝送に先立って、位相調整
用信号とこれに続くフレーム同期用信号とを送信する。
位相調整用信号を受信することにより、データ信号に対
してクロック信号に同期する位相調整を行う。位相調整
されたデータ信号は、続くフレーム同期用信号によって
並列データ間のフレームの遅れが検出され、検出された
フレーム遅れ情報に基づき、フレーム同期が補償され
る。
る。小型化に適した回路により並列データ伝送を実現す
る。伝送路設計の自由度を向上させる。 【解決手段】 通常のデータ伝送に先立って、位相調整
用信号とこれに続くフレーム同期用信号とを送信する。
位相調整用信号を受信することにより、データ信号に対
してクロック信号に同期する位相調整を行う。位相調整
されたデータ信号は、続くフレーム同期用信号によって
並列データ間のフレームの遅れが検出され、検出された
フレーム遅れ情報に基づき、フレーム同期が補償され
る。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル化された
データ信号を並列に伝送する装置に利用する。本発明は
高速データの並列伝送に利用するに適する。特に、並列
に伝送されるデータ信号間のフレームのずれを自動的に
補正する技術に関する。
データ信号を並列に伝送する装置に利用する。本発明は
高速データの並列伝送に利用するに適する。特に、並列
に伝送されるデータ信号間のフレームのずれを自動的に
補正する技術に関する。
【０００２】
【従来の技術】一つのデータ信号を複数ｎの並列データ
信号に分割して伝送することにより、データ信号をシリ
アルに伝送する場合と比較して短時間に大量のデータを
伝送することができる並列データ伝送技術が広く知られ
ている。本明細書では、高速に行われる並列データ伝送
を想定して説明を行う。
信号に分割して伝送することにより、データ信号をシリ
アルに伝送する場合と比較して短時間に大量のデータを
伝送することができる並列データ伝送技術が広く知られ
ている。本明細書では、高速に行われる並列データ伝送
を想定して説明を行う。
【０００３】並列データ伝送では、送信元が複数ｎの並
列伝送路にフレーム同期させて送出したデータ信号を受
信先でも送信元が送信したときと同じ状態でフレーム同
期して受信することが要求される。これを実現するため
の従来技術としては、光ファイバなどの伝送路の長さを
等長化することにより、各データ間の同期を取る手法
や、データ信号を符号化して送信し、受信側でＰＬＬ回
路を用いてデータ信号とクロック信号とを抽出する手法
が用いられている。
列伝送路にフレーム同期させて送出したデータ信号を受
信先でも送信元が送信したときと同じ状態でフレーム同
期して受信することが要求される。これを実現するため
の従来技術としては、光ファイバなどの伝送路の長さを
等長化することにより、各データ間の同期を取る手法
や、データ信号を符号化して送信し、受信側でＰＬＬ回
路を用いてデータ信号とクロック信号とを抽出する手法
が用いられている。
【０００４】
【発明が解決しようとする課題】しかし、光ファイバを
用いた並列データ伝送では、一般に、伝送路が長い場合
が多く、さらに、きわめて高速な伝送を行う場合が多
い。このような並列データ伝送では、伝送路を等長化し
ても伝送路を構成する素子の特性にバラツキがあるなど
の理由により、受信回路に到着するデータの到着時刻に
差が生じてしまう。このため、伝送路を等長化すること
により並列データ間のフレーム同期を取ることが困難に
なっている。
用いた並列データ伝送では、一般に、伝送路が長い場合
が多く、さらに、きわめて高速な伝送を行う場合が多
い。このような並列データ伝送では、伝送路を等長化し
ても伝送路を構成する素子の特性にバラツキがあるなど
の理由により、受信回路に到着するデータの到着時刻に
差が生じてしまう。このため、伝送路を等長化すること
により並列データ間のフレーム同期を取ることが困難に
なっている。
【０００５】また、送信データを符号化して送信し、受
信側でＰＬＬ回路を用いてデータ信号とクロック信号と
を抽出する場合には、符号化に伴う付加ビットが必要と
なるため有効データの伝送効率が低下し、またＰＬＬ回
路のオーバーヘッドも大きく、受信回路のコンパクト化
も難しい。
信側でＰＬＬ回路を用いてデータ信号とクロック信号と
を抽出する場合には、符号化に伴う付加ビットが必要と
なるため有効データの伝送効率が低下し、またＰＬＬ回
路のオーバーヘッドも大きく、受信回路のコンパクト化
も難しい。
【０００６】本発明は、このような背景に行われたもの
であって、有効伝送効率の高い並列データ伝送を実現す
ることができる通信装置を提供することを目的とする。
本発明は、小型化に適した回路により並列データ伝送を
実現することができる通信装置を提供することを目的と
する。本発明は、伝送路設計の自由度を向上させること
ができる通信装置を提供することを目的とする。
であって、有効伝送効率の高い並列データ伝送を実現す
ることができる通信装置を提供することを目的とする。
本発明は、小型化に適した回路により並列データ伝送を
実現することができる通信装置を提供することを目的と
する。本発明は、伝送路設計の自由度を向上させること
ができる通信装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、少ないビット
数の位相調整用信号およびフレーム同期用信号を用い、
さらに、簡単な構成の回路を用いてフレーム同期を実現
することを特徴とする。本発明の通信装置は、送信側
が、通常のデータ送信に先立って、位相調整用信号とこ
れに続くフレーム同期用信号とを送信する。受信側で
は、位相調整用信号を受信することにより、データ信号
に対してクロック信号に同期する位相調整を行う。位相
調整されたデータ信号は、続くフレーム同期用信号によ
って並列データ間のフレームの遅れが検出され、検出さ
れたフレーム遅れ情報に基づき、フレーム同期が補償さ
れる。
数の位相調整用信号およびフレーム同期用信号を用い、
さらに、簡単な構成の回路を用いてフレーム同期を実現
することを特徴とする。本発明の通信装置は、送信側
が、通常のデータ送信に先立って、位相調整用信号とこ
れに続くフレーム同期用信号とを送信する。受信側で
は、位相調整用信号を受信することにより、データ信号
に対してクロック信号に同期する位相調整を行う。位相
調整されたデータ信号は、続くフレーム同期用信号によ
って並列データ間のフレームの遅れが検出され、検出さ
れたフレーム遅れ情報に基づき、フレーム同期が補償さ
れる。
【０００８】本発明の通信装置では、距離が離れたシス
テム間の伝送においても、受信側が自動的にフレーム同
期を補償するため、伝送路の設計が飛躍的に容易とな
る。また、一度、フレーム同期が確立されたならば、系
の電源をＯＦＦするまで、フレーム同期が保持される。
また、符号化を用いた従来のフレーム同期方式の場合は
有効伝送効率の低下を避けられないが、本発明の方式で
は、有効伝送効率を低下させることなく、データ間のフ
レーム同期を確立することが可能となる。さらに、受信
回路にＰＬＬ回路を用いる必要がなく、回路を小型化す
ることができる。
テム間の伝送においても、受信側が自動的にフレーム同
期を補償するため、伝送路の設計が飛躍的に容易とな
る。また、一度、フレーム同期が確立されたならば、系
の電源をＯＦＦするまで、フレーム同期が保持される。
また、符号化を用いた従来のフレーム同期方式の場合は
有効伝送効率の低下を避けられないが、本発明の方式で
は、有効伝送効率を低下させることなく、データ間のフ
レーム同期を確立することが可能となる。さらに、受信
回路にＰＬＬ回路を用いる必要がなく、回路を小型化す
ることができる。
【０００９】すなわち、本発明は、複数ｎのディジタル
化されたデータ信号をそれぞれ並列に送信する送信回路
と、この送信回路から送信された複数ｎの前記データ信
号をそれぞれ並列に受信する受信回路とを備えた通信装
置である。
化されたデータ信号をそれぞれ並列に送信する送信回路
と、この送信回路から送信された複数ｎの前記データ信
号をそれぞれ並列に受信する受信回路とを備えた通信装
置である。
【００１０】ここで、本発明の特徴とするところは、前
記送信回路は、複数ｎの前記データ信号の先頭に位相調
整用信号とこれに続くフレーム同期用信号とを構成する
ビットパターンをそれぞれ付加する手段を備え、前記受
信回路は、データ信号の受信に先立って、前記位相調整
用信号を用いて複数ｎの前記データ信号とクロック信号
との間の位相調整を行う位相調整回路と、前記フレーム
同期用信号を用いて複数ｎの前記データ信号の到着時間
差を検出する同期パターン検出回路と、この同期パター
ン検出回路により検出された前記時間差にしたがって複
数ｎの前記データ信号間のビットの遅れをそれぞれ検出
しフレーム遅れを調整するフレーム遅れ調整回路とを備
えたところにある。
記送信回路は、複数ｎの前記データ信号の先頭に位相調
整用信号とこれに続くフレーム同期用信号とを構成する
ビットパターンをそれぞれ付加する手段を備え、前記受
信回路は、データ信号の受信に先立って、前記位相調整
用信号を用いて複数ｎの前記データ信号とクロック信号
との間の位相調整を行う位相調整回路と、前記フレーム
同期用信号を用いて複数ｎの前記データ信号の到着時間
差を検出する同期パターン検出回路と、この同期パター
ン検出回路により検出された前記時間差にしたがって複
数ｎの前記データ信号間のビットの遅れをそれぞれ検出
しフレーム遅れを調整するフレーム遅れ調整回路とを備
えたところにある。
【００１１】このように、受信回路がフレーム遅れを自
動的に調整することができるため、送信側でデータ信号
を符号化して伝送する場合と比較して有効伝送効率の高
い並列データ伝送を実現することができる。また、符号
化の場合には、受信側にＰＬＬ回路を設ける必要がある
が、本発明では、そのような回路を設けることなく、小
型化に適した回路により並列データ伝送を実現すること
ができる。また、伝送路の等長化に配慮する必要もな
く、伝送路設計の自由度を向上させることができる。
動的に調整することができるため、送信側でデータ信号
を符号化して伝送する場合と比較して有効伝送効率の高
い並列データ伝送を実現することができる。また、符号
化の場合には、受信側にＰＬＬ回路を設ける必要がある
が、本発明では、そのような回路を設けることなく、小
型化に適した回路により並列データ伝送を実現すること
ができる。また、伝送路の等長化に配慮する必要もな
く、伝送路設計の自由度を向上させることができる。
【００１２】前記位相調整用信号は、例えば、０，１の
交互連続ビットパターンであり、前記フレーム同期用信
号は、例えば、あらかじめ定められた特定ビットパター
ンである。
交互連続ビットパターンであり、前記フレーム同期用信
号は、例えば、あらかじめ定められた特定ビットパター
ンである。
【００１３】前記フレーム遅れ調整回路は、前記フレー
ム同期用信号によりラッチされるシフトレジスタをｎ個
並列に備え、このｎ個のシフトレジスタが前記フレーム
同期用信号をラッチした時刻にしたがって前記複数ｎの
データ信号の到着時間差を検出する手段を含むことが望
ましい。また、前記到着時間差を検出する手段は、最初
に到着したデータ信号の前記フレーム同期用信号が前記
シフトレジスタにラッチされた時刻と、着目するデータ
信号の前記フレーム同期用信号が前記シフトレジスタに
ラッチされた時刻との間に発生したクロックサイクル数
を検出する手段を備えることが望ましい。
ム同期用信号によりラッチされるシフトレジスタをｎ個
並列に備え、このｎ個のシフトレジスタが前記フレーム
同期用信号をラッチした時刻にしたがって前記複数ｎの
データ信号の到着時間差を検出する手段を含むことが望
ましい。また、前記到着時間差を検出する手段は、最初
に到着したデータ信号の前記フレーム同期用信号が前記
シフトレジスタにラッチされた時刻と、着目するデータ
信号の前記フレーム同期用信号が前記シフトレジスタに
ラッチされた時刻との間に発生したクロックサイクル数
を検出する手段を備えることが望ましい。
【００１４】さらに、前記クロックサイクル数を検出す
る手段により検出されたクロックサイクル数にしたがっ
て複数ｎの前記シフトレジスタにラッチされた複数ｎの
前記フレーム同期用信号のそれぞれについて同じクロッ
クタイミングのときに同じ位置にあるビットが読み出さ
れるように読み出しビット位置を選択する手段を備える
ことが望ましい。このように、フレーム同期用信号の受
信期間中に、フレームのズレが補正され、以降は、この
補正値がそのまま活かされるため、データ信号における
フレーム同期を確立することができる。
る手段により検出されたクロックサイクル数にしたがっ
て複数ｎの前記シフトレジスタにラッチされた複数ｎの
前記フレーム同期用信号のそれぞれについて同じクロッ
クタイミングのときに同じ位置にあるビットが読み出さ
れるように読み出しビット位置を選択する手段を備える
ことが望ましい。このように、フレーム同期用信号の受
信期間中に、フレームのズレが補正され、以降は、この
補正値がそのまま活かされるため、データ信号における
フレーム同期を確立することができる。
【００１５】
【発明の実施の形態】本発明実施例を図１ないし図５を
参照して説明する。図１は本発明実施例の全体構成図で
ある。図２は本発明実施例の位相調整用信号およびフレ
ーム同期用信号のビットパターンを示す図である。図３
は本発明実施例のフレーム同期パターン検出回路の要部
ブロック構成図である。図４は本発明実施例のフレーム
遅れカウンタおよびフレーム遅れ調整回路の要部ブロッ
ク構成図である。図５は本発明実施例のフレーム遅れ調
整回路の動作を説明するための図である。
参照して説明する。図１は本発明実施例の全体構成図で
ある。図２は本発明実施例の位相調整用信号およびフレ
ーム同期用信号のビットパターンを示す図である。図３
は本発明実施例のフレーム同期パターン検出回路の要部
ブロック構成図である。図４は本発明実施例のフレーム
遅れカウンタおよびフレーム遅れ調整回路の要部ブロッ
ク構成図である。図５は本発明実施例のフレーム遅れ調
整回路の動作を説明するための図である。
【００１６】本発明は、図１に示すように、複数ｎのデ
ィジタル化されたデータ信号Ｄ［１］、…、Ｄ［ｎ］を
それぞれ並列に送信する送信回路Ｔと、この送信回路Ｔ
から送信されたデータ信号Ｄ［１］、…、Ｄ［ｎ］をそ
れぞれ並列に受信する受信回路Ｒとを備えた通信装置で
ある。
ィジタル化されたデータ信号Ｄ［１］、…、Ｄ［ｎ］を
それぞれ並列に送信する送信回路Ｔと、この送信回路Ｔ
から送信されたデータ信号Ｄ［１］、…、Ｄ［ｎ］をそ
れぞれ並列に受信する受信回路Ｒとを備えた通信装置で
ある。
【００１７】ここで、本発明の特徴とするところは、送
信回路Ｔは、データ信号Ｄ［１］、…、Ｄ［ｎ］の先頭
に、図２に示すような位相調整用信号とこれに続くフレ
ーム同期用信号とを構成するビットパターンをそれぞれ
付加する信号付加回路１を備え、受信回路Ｒは、データ
信号の受信に先立って、前記位相調整用信号を用いてデ
ータ信号とクロック信号との間の位相調整を行う位相調
整回路２−１〜２−ｎと、前記フレーム同期用信号を用
いてデータ信号Ｄ［１］、…、Ｄ［ｎ］の到着時間差を
検出するフレーム同期パターン検出回路３−１〜３−ｎ
と、このフレーム同期パターン検出回路３−１〜３−ｎ
により検出された前記時間差にしたがってデータ信号Ｄ
［１］、…、Ｄ［ｎ］間のビットの遅れをそれぞれ検出
しフレーム遅れを調整するフレーム遅れ調整回路４−１
〜４−ｎとを備えたところにある。
信回路Ｔは、データ信号Ｄ［１］、…、Ｄ［ｎ］の先頭
に、図２に示すような位相調整用信号とこれに続くフレ
ーム同期用信号とを構成するビットパターンをそれぞれ
付加する信号付加回路１を備え、受信回路Ｒは、データ
信号の受信に先立って、前記位相調整用信号を用いてデ
ータ信号とクロック信号との間の位相調整を行う位相調
整回路２−１〜２−ｎと、前記フレーム同期用信号を用
いてデータ信号Ｄ［１］、…、Ｄ［ｎ］の到着時間差を
検出するフレーム同期パターン検出回路３−１〜３−ｎ
と、このフレーム同期パターン検出回路３−１〜３−ｎ
により検出された前記時間差にしたがってデータ信号Ｄ
［１］、…、Ｄ［ｎ］間のビットの遅れをそれぞれ検出
しフレーム遅れを調整するフレーム遅れ調整回路４−１
〜４−ｎとを備えたところにある。
【００１８】前記位相調整用信号は、図２に示すよう
に、０，１の交互連続ビットパターンであり、前記フレ
ーム同期用パターンは、あらかじめ定められた特定ビッ
トパターン“００１１１０１０”である。
に、０，１の交互連続ビットパターンであり、前記フレ
ーム同期用パターンは、あらかじめ定められた特定ビッ
トパターン“００１１１０１０”である。
【００１９】フレーム遅れ調整回路４−１〜４−ｎは、
図３に示すように、前記フレーム同期用信号によりラッ
チされる８ビットシフトレジスタ５をｎ個並列に備え、
このｎ個の８ビットシフトレジスタ５が前記フレーム同
期用信号をラッチした時刻にしたがってデータ信号Ｄ
［１］、…、Ｄ［ｎ］の到着時間差を検出する。到着時
間差を検出するときには、図５に示すように、最初に到
着したデータ信号の前記フレーム同期用信号が８ビット
シフトレジスタ５にラッチされた時刻と、着目するデー
タ信号の前記フレーム同期用信号が８ビットシフトレジ
スタ５にラッチされた時刻との間に発生したクロックサ
イクル数を図４に示す３ビットカウンタ７により検出す
る。３ビットカウンタ７により検出されたクロックサイ
クル数にしたがって８ビットシフトレジスタ５にそれぞ
れラッチされた前記フレーム同期用信号について同じク
ロックタイミングのときに同じ位置にあるビットが読み
出されるように読み出しビット位置を選択するセレクタ
回路６を備える。
図３に示すように、前記フレーム同期用信号によりラッ
チされる８ビットシフトレジスタ５をｎ個並列に備え、
このｎ個の８ビットシフトレジスタ５が前記フレーム同
期用信号をラッチした時刻にしたがってデータ信号Ｄ
［１］、…、Ｄ［ｎ］の到着時間差を検出する。到着時
間差を検出するときには、図５に示すように、最初に到
着したデータ信号の前記フレーム同期用信号が８ビット
シフトレジスタ５にラッチされた時刻と、着目するデー
タ信号の前記フレーム同期用信号が８ビットシフトレジ
スタ５にラッチされた時刻との間に発生したクロックサ
イクル数を図４に示す３ビットカウンタ７により検出す
る。３ビットカウンタ７により検出されたクロックサイ
クル数にしたがって８ビットシフトレジスタ５にそれぞ
れラッチされた前記フレーム同期用信号について同じク
ロックタイミングのときに同じ位置にあるビットが読み
出されるように読み出しビット位置を選択するセレクタ
回路６を備える。
【００２０】次に、本発明実施例の動作を説明する。本
発明実施例は、ｎビットの並列データ伝送システムの例
である。図１は、クロック信号とｎ本のデータ信号Ｄ
［１］、…、Ｄ［ｎ］とを並列に伝送する送信回路Ｔと
受信回路Ｒとを示す図であり、受信回路Ｒに本発明を適
用した構成を示す図である。
発明実施例は、ｎビットの並列データ伝送システムの例
である。図１は、クロック信号とｎ本のデータ信号Ｄ
［１］、…、Ｄ［ｎ］とを並列に伝送する送信回路Ｔと
受信回路Ｒとを示す図であり、受信回路Ｒに本発明を適
用した構成を示す図である。
【００２１】図２は位相調整用信号およびフレーム同期
用信号のビットパターンであり、実際の伝送モードに入
る前に送信回路Ｔにより、データＤ［１］、…、Ｄ
［ｎ］に対して同じタイミングで送信される。位相調整
用信号の“１”、“０”の繰り返しビットパターンが続
いた後、フレーム同期用信号の特定ビットパターンが続
く。本発明実施例では、“００１１１０１０”をフレー
ム同期用信号の特定ビットパターンとした。
用信号のビットパターンであり、実際の伝送モードに入
る前に送信回路Ｔにより、データＤ［１］、…、Ｄ
［ｎ］に対して同じタイミングで送信される。位相調整
用信号の“１”、“０”の繰り返しビットパターンが続
いた後、フレーム同期用信号の特定ビットパターンが続
く。本発明実施例では、“００１１１０１０”をフレー
ム同期用信号の特定ビットパターンとした。
【００２２】ｎ本のデータ信号は、まず位相調整回路２
−１〜２−ｎにより、クロック信号のエッジに対して位
相合わせが行われる。位相が揃ったｎ本のデータは、図
３に示すフレーム同期パターン検出回路３−１〜３−ｎ
の８ビットシフトレジスタ５に入る。そして、フレーム
同期用信号のビットパターン（本発明実施例では、“０
０１１１０１０”）が８ビットシフトレジスタ５にラッ
チされると、８ビットシフトレジスタ５の出力値とフレ
ーム同期用信号とを入力とするＥＸＮＯＲ（排他的ＮＯ
Ｒ）回路１０の論理出力がすべて“１”となり、Ｄ−Ｆ
Ｆ回路１１の入力が“１”となり、次のクロックエッジ
でＤ−ＦＦ回路１１の出力、すなわちフレーム同期パタ
ーン検出フラグＰ［ｉ］（ただし、ｉは１〜ｎのいずれ
か）が“１”となり、この出力値がＯＲ回路１２に入力
されるため、以後Ｐ［ｉ］の値は“１”が保持される。
−１〜２−ｎにより、クロック信号のエッジに対して位
相合わせが行われる。位相が揃ったｎ本のデータは、図
３に示すフレーム同期パターン検出回路３−１〜３−ｎ
の８ビットシフトレジスタ５に入る。そして、フレーム
同期用信号のビットパターン（本発明実施例では、“０
０１１１０１０”）が８ビットシフトレジスタ５にラッ
チされると、８ビットシフトレジスタ５の出力値とフレ
ーム同期用信号とを入力とするＥＸＮＯＲ（排他的ＮＯ
Ｒ）回路１０の論理出力がすべて“１”となり、Ｄ−Ｆ
Ｆ回路１１の入力が“１”となり、次のクロックエッジ
でＤ−ＦＦ回路１１の出力、すなわちフレーム同期パタ
ーン検出フラグＰ［ｉ］（ただし、ｉは１〜ｎのいずれ
か）が“１”となり、この出力値がＯＲ回路１２に入力
されるため、以後Ｐ［ｉ］の値は“１”が保持される。
【００２３】各データＤ［ｉ］のフレーム同期パターン
検出フラグＰ［ｉ］は、図４に示すフレーム遅れ調整回
路４−１〜４−ｎに入力される。なお、図４に示す３ビ
ットカウンタ７は、図１に示すフレーム遅れカウンタ８
に並列にｎ個収容されている。フレーム遅れ調整回路４
−１〜４−ｎに入力された各Ｐ［ｉ］は、ＯＲ回路１３
に入力され、ＯＲ回路１３からは各Ｐ（ｉ）の和論理が
出力される。また、ＥＸＯＲ（排他的論理和）回路１４
には、ＯＲ回路１３の出力とＰ［ｉ］が入力され、それ
らの排他的論理和により、１番最初のデータが到着して
から、Ｄ［ｉ］が到着するまでのクロックサイクルの
間、値“１”がＥＸＯＲ回路１４の出力に保持される。
検出フラグＰ［ｉ］は、図４に示すフレーム遅れ調整回
路４−１〜４−ｎに入力される。なお、図４に示す３ビ
ットカウンタ７は、図１に示すフレーム遅れカウンタ８
に並列にｎ個収容されている。フレーム遅れ調整回路４
−１〜４−ｎに入力された各Ｐ［ｉ］は、ＯＲ回路１３
に入力され、ＯＲ回路１３からは各Ｐ（ｉ）の和論理が
出力される。また、ＥＸＯＲ（排他的論理和）回路１４
には、ＯＲ回路１３の出力とＰ［ｉ］が入力され、それ
らの排他的論理和により、１番最初のデータが到着して
から、Ｄ［ｉ］が到着するまでのクロックサイクルの
間、値“１”がＥＸＯＲ回路１４の出力に保持される。
【００２４】図５は、フレーム同期パターン検出フラグ
各Ｐ［ｉ］とフレーム遅れのクロックサイクル長に応じ
た信号Ｃ［ｉ］を示す図である。例えば、データＤ
［３］については、最も早く到着したデータＤ［２］に
対して３クロック分の遅れが生じているため、３クロッ
クサイクルの間、値“１”がＣ［３］に出力される。
各Ｐ［ｉ］とフレーム遅れのクロックサイクル長に応じ
た信号Ｃ［ｉ］を示す図である。例えば、データＤ
［３］については、最も早く到着したデータＤ［２］に
対して３クロック分の遅れが生じているため、３クロッ
クサイクルの間、値“１”がＣ［３］に出力される。
【００２５】ＥＸＯＲ回路１４の出力は、３ビットカウ
ンタ７のアップイネーブル信号に入力してあるため、デ
ータ到着の遅れクロックサイクル数に応じた値が、３ビ
ットカウンタ７において保持される。
ンタ７のアップイネーブル信号に入力してあるため、デ
ータ到着の遅れクロックサイクル数に応じた値が、３ビ
ットカウンタ７において保持される。
【００２６】３ビットカウンタ７の値は図３の８ビット
シフトレジスタ５に接続されたセレクタ回路６の選択入
力に接続されている。データ到着の遅れクロックサイク
ル数に応じて、遅れ分を補償したクロックサイクルのデ
ータがセレクタ回路６で選択され、データＤ［１］、
…、Ｄ［ｎ］が、送信したときと同じタイミングで出力
される。すなわち、セレクタ回路６では、３ビットカウ
ンタ７により検出されたクロックサイクル数にしたがっ
て８ビットシフトレジスタ５にそれぞれラッチされた複
数ｎの前記フレーム同期用信号について同じクロックタ
イミングのときに同じ位置にあるビットを読み出すよう
に読み出しビット位置を選択する。３ビットカウンタ７
の値は表１に示すように、以後保持され続けるため、デ
ータ出力のフレーム同期は保持され続ける。
シフトレジスタ５に接続されたセレクタ回路６の選択入
力に接続されている。データ到着の遅れクロックサイク
ル数に応じて、遅れ分を補償したクロックサイクルのデ
ータがセレクタ回路６で選択され、データＤ［１］、
…、Ｄ［ｎ］が、送信したときと同じタイミングで出力
される。すなわち、セレクタ回路６では、３ビットカウ
ンタ７により検出されたクロックサイクル数にしたがっ
て８ビットシフトレジスタ５にそれぞれラッチされた複
数ｎの前記フレーム同期用信号について同じクロックタ
イミングのときに同じ位置にあるビットを読み出すよう
に読み出しビット位置を選択する。３ビットカウンタ７
の値は表１に示すように、以後保持され続けるため、デ
ータ出力のフレーム同期は保持され続ける。
【００２７】
【表１】
【発明の効果】以上説明したように、本発明によれば、
有効伝送効率の高い並列データ伝送を実現することがで
きる。また、小型化に適した回路により並列データ伝送
を実現することができる。さらに、伝送路設計の自由度
を向上させることができる。
有効伝送効率の高い並列データ伝送を実現することがで
きる。また、小型化に適した回路により並列データ伝送
を実現することができる。さらに、伝送路設計の自由度
を向上させることができる。
【図１】本発明実施例の全体構成図。
【図２】本発明実施例の位相調整用信号およびフレーム
同期用信号のビットパターンを示す図。
同期用信号のビットパターンを示す図。
【図３】本発明実施例の同期パターン検出回路の要部ブ
ロック構成図。
ロック構成図。
【図４】本発明実施例のフレーム遅れカウンタおよびフ
レーム遅れ調整回路の要部ブロック構成図。
レーム遅れ調整回路の要部ブロック構成図。
【図５】本発明実施例のフレーム遅れ調整回路の動作を
説明するための図。
説明するための図。
１ 信号付加回路 ２−１〜２−ｎ 位相調整回路 ３−１〜３−ｎ フレーム同期パターン検出回路 ４−１〜４−ｎ フレーム遅れ調整回路 ５ ８ビットシフトレジスタ ６ セレクタ回路 ７ ３ビットカウンタ ８ フレーム遅れカウンタ １０ ＥＸＮＯＲ回路 １１ Ｄ−ＦＦ回路 １２、１３ ＯＲ回路 １４ ＥＸＯＲ回路 Ｔ 送信回路 Ｒ 受信回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山中 直明 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 Ｆターム(参考） 5K034 AA06 AA10 CC01 CC06 DD01 EE07 EE08 HH01 HH02 HH03 HH07 HH12 HH24 PP01 PP04 PP07 5K047 AA08 AA15 BB04 GG03 GG06 HH01 HH12 HH43 HH55 JJ06 JJ08 MM27
Claims (5)
- 【請求項１】 複数ｎのディジタル化されたデータ信号
をそれぞれ並列に送信する送信回路と、この送信回路か
ら送信された複数ｎの前記データ信号をそれぞれ並列に
受信する受信回路とを備えた通信装置において、 前記送信回路は、複数ｎの前記データ信号の先頭に位相
調整用信号とこれに続くフレーム同期用信号とを構成す
るビットパターンをそれぞれ付加する手段を備え、 前記受信回路は、データ信号の受信に先立って、前記位
相調整用信号を用いて複数ｎの前記データ信号とクロッ
ク信号との間の位相調整を行う位相調整回路と、前記フ
レーム同期用信号を用いて複数ｎの前記データ信号の到
着時間差を検出する同期パターン検出回路と、この同期
パターン検出回路により検出された前記時間差にしたが
って複数ｎの前記データ信号間のビットの遅れをそれぞ
れ検出しフレーム遅れを調整するフレーム遅れ調整回路
とを備えたことを特徴とする通信装置。 - 【請求項２】 前記位相調整用信号は、０，１の交互連
続ビットパターンであり、前記フレーム同期用信号は、
あらかじめ定められた特定ビットパターンである請求項
１記載の通信装置。 - 【請求項３】 前記フレーム遅れ調整回路は、前記フレ
ーム同期用信号によりラッチされるシフトレジスタを並
列にｎ個備え、このｎ個のシフトレジスタが前記フレー
ム同期用信号をラッチした時刻にしたがって前記複数ｎ
のデータ信号の到着時間差を検出する手段を含む請求項
１または２記載の通信装置。 - 【請求項４】 前記到着時間差を検出する手段は、最初
に到着したデータ信号の前記フレーム同期用信号が前記
シフトレジスタにラッチされた時刻と、着目するデータ
信号の前記フレーム同期用信号が前記シフトレジスタに
ラッチされた時刻との間に発生したクロックサイクル数
を検出する手段を備えた請求項３記載のフレーム同期回
路。 - 【請求項５】 前記クロックサイクル数を検出する手段
により検出されたクロックサイクル数にしたがって複数
ｎの前記シフトレジスタにラッチされた複数ｎの前記フ
レーム同期用信号のそれぞれについて同じクロックタイ
ミングのときに同じ位置にあるビットが読み出されるよ
うに読み出しビット位置を選択する手段を備えた請求項
４記載の通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137544A JP2000332741A (ja) | 1999-05-18 | 1999-05-18 | 通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137544A JP2000332741A (ja) | 1999-05-18 | 1999-05-18 | 通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332741A true JP2000332741A (ja) | 2000-11-30 |
Family
ID=15201181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11137544A Pending JP2000332741A (ja) | 1999-05-18 | 1999-05-18 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332741A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002058316A1 (fr) * | 2001-01-17 | 2002-07-25 | Sony Corporation | Circuit absorbant la difference entre donnees elementaires, et procede et dispositif de reception de donnees |
| WO2007073617A1 (en) * | 2005-12-28 | 2007-07-05 | Intel Corporation | Determining transmission latency |
| JP2007235318A (ja) * | 2006-02-28 | 2007-09-13 | Fujitsu Ltd | データ受信回路 |
| JP2008205807A (ja) * | 2007-02-20 | 2008-09-04 | Ntt Communications Kk | 音声伝送装置及び音声伝送方法 |
-
1999
- 1999-05-18 JP JP11137544A patent/JP2000332741A/ja active Pending
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