JP2000332741A - 通信装置 - Google Patents
通信装置Info
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- JP2000332741A JP2000332741A JP11137544A JP13754499A JP2000332741A JP 2000332741 A JP2000332741 A JP 2000332741A JP 11137544 A JP11137544 A JP 11137544A JP 13754499 A JP13754499 A JP 13754499A JP 2000332741 A JP2000332741 A JP 2000332741A
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- JP
- Japan
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- signal
- circuit
- data
- frame synchronization
- frame
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Abstract
(57)【要約】
【課題】 有効伝送効率の高い並列データ伝送を実現す
る。小型化に適した回路により並列データ伝送を実現す
る。伝送路設計の自由度を向上させる。 【解決手段】 通常のデータ伝送に先立って、位相調整
用信号とこれに続くフレーム同期用信号とを送信する。
位相調整用信号を受信することにより、データ信号に対
してクロック信号に同期する位相調整を行う。位相調整
されたデータ信号は、続くフレーム同期用信号によって
並列データ間のフレームの遅れが検出され、検出された
フレーム遅れ情報に基づき、フレーム同期が補償され
る。
る。小型化に適した回路により並列データ伝送を実現す
る。伝送路設計の自由度を向上させる。 【解決手段】 通常のデータ伝送に先立って、位相調整
用信号とこれに続くフレーム同期用信号とを送信する。
位相調整用信号を受信することにより、データ信号に対
してクロック信号に同期する位相調整を行う。位相調整
されたデータ信号は、続くフレーム同期用信号によって
並列データ間のフレームの遅れが検出され、検出された
フレーム遅れ情報に基づき、フレーム同期が補償され
る。
Description
【0001】
【発明の属する技術分野】本発明はディジタル化された
データ信号を並列に伝送する装置に利用する。本発明は
高速データの並列伝送に利用するに適する。特に、並列
に伝送されるデータ信号間のフレームのずれを自動的に
補正する技術に関する。
データ信号を並列に伝送する装置に利用する。本発明は
高速データの並列伝送に利用するに適する。特に、並列
に伝送されるデータ信号間のフレームのずれを自動的に
補正する技術に関する。
【0002】
【従来の技術】一つのデータ信号を複数nの並列データ
信号に分割して伝送することにより、データ信号をシリ
アルに伝送する場合と比較して短時間に大量のデータを
伝送することができる並列データ伝送技術が広く知られ
ている。本明細書では、高速に行われる並列データ伝送
を想定して説明を行う。
信号に分割して伝送することにより、データ信号をシリ
アルに伝送する場合と比較して短時間に大量のデータを
伝送することができる並列データ伝送技術が広く知られ
ている。本明細書では、高速に行われる並列データ伝送
を想定して説明を行う。
【0003】並列データ伝送では、送信元が複数nの並
列伝送路にフレーム同期させて送出したデータ信号を受
信先でも送信元が送信したときと同じ状態でフレーム同
期して受信することが要求される。これを実現するため
の従来技術としては、光ファイバなどの伝送路の長さを
等長化することにより、各データ間の同期を取る手法
や、データ信号を符号化して送信し、受信側でPLL回
路を用いてデータ信号とクロック信号とを抽出する手法
が用いられている。
列伝送路にフレーム同期させて送出したデータ信号を受
信先でも送信元が送信したときと同じ状態でフレーム同
期して受信することが要求される。これを実現するため
の従来技術としては、光ファイバなどの伝送路の長さを
等長化することにより、各データ間の同期を取る手法
や、データ信号を符号化して送信し、受信側でPLL回
路を用いてデータ信号とクロック信号とを抽出する手法
が用いられている。
【0004】
【発明が解決しようとする課題】しかし、光ファイバを
用いた並列データ伝送では、一般に、伝送路が長い場合
が多く、さらに、きわめて高速な伝送を行う場合が多
い。このような並列データ伝送では、伝送路を等長化し
ても伝送路を構成する素子の特性にバラツキがあるなど
の理由により、受信回路に到着するデータの到着時刻に
差が生じてしまう。このため、伝送路を等長化すること
により並列データ間のフレーム同期を取ることが困難に
なっている。
用いた並列データ伝送では、一般に、伝送路が長い場合
が多く、さらに、きわめて高速な伝送を行う場合が多
い。このような並列データ伝送では、伝送路を等長化し
ても伝送路を構成する素子の特性にバラツキがあるなど
の理由により、受信回路に到着するデータの到着時刻に
差が生じてしまう。このため、伝送路を等長化すること
により並列データ間のフレーム同期を取ることが困難に
なっている。
【0005】また、送信データを符号化して送信し、受
信側でPLL回路を用いてデータ信号とクロック信号と
を抽出する場合には、符号化に伴う付加ビットが必要と
なるため有効データの伝送効率が低下し、またPLL回
路のオーバーヘッドも大きく、受信回路のコンパクト化
も難しい。
信側でPLL回路を用いてデータ信号とクロック信号と
を抽出する場合には、符号化に伴う付加ビットが必要と
なるため有効データの伝送効率が低下し、またPLL回
路のオーバーヘッドも大きく、受信回路のコンパクト化
も難しい。
【0006】本発明は、このような背景に行われたもの
であって、有効伝送効率の高い並列データ伝送を実現す
ることができる通信装置を提供することを目的とする。
本発明は、小型化に適した回路により並列データ伝送を
実現することができる通信装置を提供することを目的と
する。本発明は、伝送路設計の自由度を向上させること
ができる通信装置を提供することを目的とする。
であって、有効伝送効率の高い並列データ伝送を実現す
ることができる通信装置を提供することを目的とする。
本発明は、小型化に適した回路により並列データ伝送を
実現することができる通信装置を提供することを目的と
する。本発明は、伝送路設計の自由度を向上させること
ができる通信装置を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明は、少ないビット
数の位相調整用信号およびフレーム同期用信号を用い、
さらに、簡単な構成の回路を用いてフレーム同期を実現
することを特徴とする。本発明の通信装置は、送信側
が、通常のデータ送信に先立って、位相調整用信号とこ
れに続くフレーム同期用信号とを送信する。受信側で
は、位相調整用信号を受信することにより、データ信号
に対してクロック信号に同期する位相調整を行う。位相
調整されたデータ信号は、続くフレーム同期用信号によ
って並列データ間のフレームの遅れが検出され、検出さ
れたフレーム遅れ情報に基づき、フレーム同期が補償さ
れる。
数の位相調整用信号およびフレーム同期用信号を用い、
さらに、簡単な構成の回路を用いてフレーム同期を実現
することを特徴とする。本発明の通信装置は、送信側
が、通常のデータ送信に先立って、位相調整用信号とこ
れに続くフレーム同期用信号とを送信する。受信側で
は、位相調整用信号を受信することにより、データ信号
に対してクロック信号に同期する位相調整を行う。位相
調整されたデータ信号は、続くフレーム同期用信号によ
って並列データ間のフレームの遅れが検出され、検出さ
れたフレーム遅れ情報に基づき、フレーム同期が補償さ
れる。
【0008】本発明の通信装置では、距離が離れたシス
テム間の伝送においても、受信側が自動的にフレーム同
期を補償するため、伝送路の設計が飛躍的に容易とな
る。また、一度、フレーム同期が確立されたならば、系
の電源をOFFするまで、フレーム同期が保持される。
また、符号化を用いた従来のフレーム同期方式の場合は
有効伝送効率の低下を避けられないが、本発明の方式で
は、有効伝送効率を低下させることなく、データ間のフ
レーム同期を確立することが可能となる。さらに、受信
回路にPLL回路を用いる必要がなく、回路を小型化す
ることができる。
テム間の伝送においても、受信側が自動的にフレーム同
期を補償するため、伝送路の設計が飛躍的に容易とな
る。また、一度、フレーム同期が確立されたならば、系
の電源をOFFするまで、フレーム同期が保持される。
また、符号化を用いた従来のフレーム同期方式の場合は
有効伝送効率の低下を避けられないが、本発明の方式で
は、有効伝送効率を低下させることなく、データ間のフ
レーム同期を確立することが可能となる。さらに、受信
回路にPLL回路を用いる必要がなく、回路を小型化す
ることができる。
【0009】すなわち、本発明は、複数nのディジタル
化されたデータ信号をそれぞれ並列に送信する送信回路
と、この送信回路から送信された複数nの前記データ信
号をそれぞれ並列に受信する受信回路とを備えた通信装
置である。
化されたデータ信号をそれぞれ並列に送信する送信回路
と、この送信回路から送信された複数nの前記データ信
号をそれぞれ並列に受信する受信回路とを備えた通信装
置である。
【0010】ここで、本発明の特徴とするところは、前
記送信回路は、複数nの前記データ信号の先頭に位相調
整用信号とこれに続くフレーム同期用信号とを構成する
ビットパターンをそれぞれ付加する手段を備え、前記受
信回路は、データ信号の受信に先立って、前記位相調整
用信号を用いて複数nの前記データ信号とクロック信号
との間の位相調整を行う位相調整回路と、前記フレーム
同期用信号を用いて複数nの前記データ信号の到着時間
差を検出する同期パターン検出回路と、この同期パター
ン検出回路により検出された前記時間差にしたがって複
数nの前記データ信号間のビットの遅れをそれぞれ検出
しフレーム遅れを調整するフレーム遅れ調整回路とを備
えたところにある。
記送信回路は、複数nの前記データ信号の先頭に位相調
整用信号とこれに続くフレーム同期用信号とを構成する
ビットパターンをそれぞれ付加する手段を備え、前記受
信回路は、データ信号の受信に先立って、前記位相調整
用信号を用いて複数nの前記データ信号とクロック信号
との間の位相調整を行う位相調整回路と、前記フレーム
同期用信号を用いて複数nの前記データ信号の到着時間
差を検出する同期パターン検出回路と、この同期パター
ン検出回路により検出された前記時間差にしたがって複
数nの前記データ信号間のビットの遅れをそれぞれ検出
しフレーム遅れを調整するフレーム遅れ調整回路とを備
えたところにある。
【0011】このように、受信回路がフレーム遅れを自
動的に調整することができるため、送信側でデータ信号
を符号化して伝送する場合と比較して有効伝送効率の高
い並列データ伝送を実現することができる。また、符号
化の場合には、受信側にPLL回路を設ける必要がある
が、本発明では、そのような回路を設けることなく、小
型化に適した回路により並列データ伝送を実現すること
ができる。また、伝送路の等長化に配慮する必要もな
く、伝送路設計の自由度を向上させることができる。
動的に調整することができるため、送信側でデータ信号
を符号化して伝送する場合と比較して有効伝送効率の高
い並列データ伝送を実現することができる。また、符号
化の場合には、受信側にPLL回路を設ける必要がある
が、本発明では、そのような回路を設けることなく、小
型化に適した回路により並列データ伝送を実現すること
ができる。また、伝送路の等長化に配慮する必要もな
く、伝送路設計の自由度を向上させることができる。
【0012】前記位相調整用信号は、例えば、0,1の
交互連続ビットパターンであり、前記フレーム同期用信
号は、例えば、あらかじめ定められた特定ビットパター
ンである。
交互連続ビットパターンであり、前記フレーム同期用信
号は、例えば、あらかじめ定められた特定ビットパター
ンである。
【0013】前記フレーム遅れ調整回路は、前記フレー
ム同期用信号によりラッチされるシフトレジスタをn個
並列に備え、このn個のシフトレジスタが前記フレーム
同期用信号をラッチした時刻にしたがって前記複数nの
データ信号の到着時間差を検出する手段を含むことが望
ましい。また、前記到着時間差を検出する手段は、最初
に到着したデータ信号の前記フレーム同期用信号が前記
シフトレジスタにラッチされた時刻と、着目するデータ
信号の前記フレーム同期用信号が前記シフトレジスタに
ラッチされた時刻との間に発生したクロックサイクル数
を検出する手段を備えることが望ましい。
ム同期用信号によりラッチされるシフトレジスタをn個
並列に備え、このn個のシフトレジスタが前記フレーム
同期用信号をラッチした時刻にしたがって前記複数nの
データ信号の到着時間差を検出する手段を含むことが望
ましい。また、前記到着時間差を検出する手段は、最初
に到着したデータ信号の前記フレーム同期用信号が前記
シフトレジスタにラッチされた時刻と、着目するデータ
信号の前記フレーム同期用信号が前記シフトレジスタに
ラッチされた時刻との間に発生したクロックサイクル数
を検出する手段を備えることが望ましい。
【0014】さらに、前記クロックサイクル数を検出す
る手段により検出されたクロックサイクル数にしたがっ
て複数nの前記シフトレジスタにラッチされた複数nの
前記フレーム同期用信号のそれぞれについて同じクロッ
クタイミングのときに同じ位置にあるビットが読み出さ
れるように読み出しビット位置を選択する手段を備える
ことが望ましい。このように、フレーム同期用信号の受
信期間中に、フレームのズレが補正され、以降は、この
補正値がそのまま活かされるため、データ信号における
フレーム同期を確立することができる。
る手段により検出されたクロックサイクル数にしたがっ
て複数nの前記シフトレジスタにラッチされた複数nの
前記フレーム同期用信号のそれぞれについて同じクロッ
クタイミングのときに同じ位置にあるビットが読み出さ
れるように読み出しビット位置を選択する手段を備える
ことが望ましい。このように、フレーム同期用信号の受
信期間中に、フレームのズレが補正され、以降は、この
補正値がそのまま活かされるため、データ信号における
フレーム同期を確立することができる。
【0015】
【発明の実施の形態】本発明実施例を図1ないし図5を
参照して説明する。図1は本発明実施例の全体構成図で
ある。図2は本発明実施例の位相調整用信号およびフレ
ーム同期用信号のビットパターンを示す図である。図3
は本発明実施例のフレーム同期パターン検出回路の要部
ブロック構成図である。図4は本発明実施例のフレーム
遅れカウンタおよびフレーム遅れ調整回路の要部ブロッ
ク構成図である。図5は本発明実施例のフレーム遅れ調
整回路の動作を説明するための図である。
参照して説明する。図1は本発明実施例の全体構成図で
ある。図2は本発明実施例の位相調整用信号およびフレ
ーム同期用信号のビットパターンを示す図である。図3
は本発明実施例のフレーム同期パターン検出回路の要部
ブロック構成図である。図4は本発明実施例のフレーム
遅れカウンタおよびフレーム遅れ調整回路の要部ブロッ
ク構成図である。図5は本発明実施例のフレーム遅れ調
整回路の動作を説明するための図である。
【0016】本発明は、図1に示すように、複数nのデ
ィジタル化されたデータ信号D[1]、…、D[n]を
それぞれ並列に送信する送信回路Tと、この送信回路T
から送信されたデータ信号D[1]、…、D[n]をそ
れぞれ並列に受信する受信回路Rとを備えた通信装置で
ある。
ィジタル化されたデータ信号D[1]、…、D[n]を
それぞれ並列に送信する送信回路Tと、この送信回路T
から送信されたデータ信号D[1]、…、D[n]をそ
れぞれ並列に受信する受信回路Rとを備えた通信装置で
ある。
【0017】ここで、本発明の特徴とするところは、送
信回路Tは、データ信号D[1]、…、D[n]の先頭
に、図2に示すような位相調整用信号とこれに続くフレ
ーム同期用信号とを構成するビットパターンをそれぞれ
付加する信号付加回路1を備え、受信回路Rは、データ
信号の受信に先立って、前記位相調整用信号を用いてデ
ータ信号とクロック信号との間の位相調整を行う位相調
整回路2−1〜2−nと、前記フレーム同期用信号を用
いてデータ信号D[1]、…、D[n]の到着時間差を
検出するフレーム同期パターン検出回路3−1〜3−n
と、このフレーム同期パターン検出回路3−1〜3−n
により検出された前記時間差にしたがってデータ信号D
[1]、…、D[n]間のビットの遅れをそれぞれ検出
しフレーム遅れを調整するフレーム遅れ調整回路4−1
〜4−nとを備えたところにある。
信回路Tは、データ信号D[1]、…、D[n]の先頭
に、図2に示すような位相調整用信号とこれに続くフレ
ーム同期用信号とを構成するビットパターンをそれぞれ
付加する信号付加回路1を備え、受信回路Rは、データ
信号の受信に先立って、前記位相調整用信号を用いてデ
ータ信号とクロック信号との間の位相調整を行う位相調
整回路2−1〜2−nと、前記フレーム同期用信号を用
いてデータ信号D[1]、…、D[n]の到着時間差を
検出するフレーム同期パターン検出回路3−1〜3−n
と、このフレーム同期パターン検出回路3−1〜3−n
により検出された前記時間差にしたがってデータ信号D
[1]、…、D[n]間のビットの遅れをそれぞれ検出
しフレーム遅れを調整するフレーム遅れ調整回路4−1
〜4−nとを備えたところにある。
【0018】前記位相調整用信号は、図2に示すよう
に、0,1の交互連続ビットパターンであり、前記フレ
ーム同期用パターンは、あらかじめ定められた特定ビッ
トパターン“00111010”である。
に、0,1の交互連続ビットパターンであり、前記フレ
ーム同期用パターンは、あらかじめ定められた特定ビッ
トパターン“00111010”である。
【0019】フレーム遅れ調整回路4−1〜4−nは、
図3に示すように、前記フレーム同期用信号によりラッ
チされる8ビットシフトレジスタ5をn個並列に備え、
このn個の8ビットシフトレジスタ5が前記フレーム同
期用信号をラッチした時刻にしたがってデータ信号D
[1]、…、D[n]の到着時間差を検出する。到着時
間差を検出するときには、図5に示すように、最初に到
着したデータ信号の前記フレーム同期用信号が8ビット
シフトレジスタ5にラッチされた時刻と、着目するデー
タ信号の前記フレーム同期用信号が8ビットシフトレジ
スタ5にラッチされた時刻との間に発生したクロックサ
イクル数を図4に示す3ビットカウンタ7により検出す
る。3ビットカウンタ7により検出されたクロックサイ
クル数にしたがって8ビットシフトレジスタ5にそれぞ
れラッチされた前記フレーム同期用信号について同じク
ロックタイミングのときに同じ位置にあるビットが読み
出されるように読み出しビット位置を選択するセレクタ
回路6を備える。
図3に示すように、前記フレーム同期用信号によりラッ
チされる8ビットシフトレジスタ5をn個並列に備え、
このn個の8ビットシフトレジスタ5が前記フレーム同
期用信号をラッチした時刻にしたがってデータ信号D
[1]、…、D[n]の到着時間差を検出する。到着時
間差を検出するときには、図5に示すように、最初に到
着したデータ信号の前記フレーム同期用信号が8ビット
シフトレジスタ5にラッチされた時刻と、着目するデー
タ信号の前記フレーム同期用信号が8ビットシフトレジ
スタ5にラッチされた時刻との間に発生したクロックサ
イクル数を図4に示す3ビットカウンタ7により検出す
る。3ビットカウンタ7により検出されたクロックサイ
クル数にしたがって8ビットシフトレジスタ5にそれぞ
れラッチされた前記フレーム同期用信号について同じク
ロックタイミングのときに同じ位置にあるビットが読み
出されるように読み出しビット位置を選択するセレクタ
回路6を備える。
【0020】次に、本発明実施例の動作を説明する。本
発明実施例は、nビットの並列データ伝送システムの例
である。図1は、クロック信号とn本のデータ信号D
[1]、…、D[n]とを並列に伝送する送信回路Tと
受信回路Rとを示す図であり、受信回路Rに本発明を適
用した構成を示す図である。
発明実施例は、nビットの並列データ伝送システムの例
である。図1は、クロック信号とn本のデータ信号D
[1]、…、D[n]とを並列に伝送する送信回路Tと
受信回路Rとを示す図であり、受信回路Rに本発明を適
用した構成を示す図である。
【0021】図2は位相調整用信号およびフレーム同期
用信号のビットパターンであり、実際の伝送モードに入
る前に送信回路Tにより、データD[1]、…、D
[n]に対して同じタイミングで送信される。位相調整
用信号の“1”、“0”の繰り返しビットパターンが続
いた後、フレーム同期用信号の特定ビットパターンが続
く。本発明実施例では、“00111010”をフレー
ム同期用信号の特定ビットパターンとした。
用信号のビットパターンであり、実際の伝送モードに入
る前に送信回路Tにより、データD[1]、…、D
[n]に対して同じタイミングで送信される。位相調整
用信号の“1”、“0”の繰り返しビットパターンが続
いた後、フレーム同期用信号の特定ビットパターンが続
く。本発明実施例では、“00111010”をフレー
ム同期用信号の特定ビットパターンとした。
【0022】n本のデータ信号は、まず位相調整回路2
−1〜2−nにより、クロック信号のエッジに対して位
相合わせが行われる。位相が揃ったn本のデータは、図
3に示すフレーム同期パターン検出回路3−1〜3−n
の8ビットシフトレジスタ5に入る。そして、フレーム
同期用信号のビットパターン(本発明実施例では、“0
0111010”)が8ビットシフトレジスタ5にラッ
チされると、8ビットシフトレジスタ5の出力値とフレ
ーム同期用信号とを入力とするEXNOR(排他的NO
R)回路10の論理出力がすべて“1”となり、D−F
F回路11の入力が“1”となり、次のクロックエッジ
でD−FF回路11の出力、すなわちフレーム同期パタ
ーン検出フラグP[i](ただし、iは1〜nのいずれ
か)が“1”となり、この出力値がOR回路12に入力
されるため、以後P[i]の値は“1”が保持される。
−1〜2−nにより、クロック信号のエッジに対して位
相合わせが行われる。位相が揃ったn本のデータは、図
3に示すフレーム同期パターン検出回路3−1〜3−n
の8ビットシフトレジスタ5に入る。そして、フレーム
同期用信号のビットパターン(本発明実施例では、“0
0111010”)が8ビットシフトレジスタ5にラッ
チされると、8ビットシフトレジスタ5の出力値とフレ
ーム同期用信号とを入力とするEXNOR(排他的NO
R)回路10の論理出力がすべて“1”となり、D−F
F回路11の入力が“1”となり、次のクロックエッジ
でD−FF回路11の出力、すなわちフレーム同期パタ
ーン検出フラグP[i](ただし、iは1〜nのいずれ
か)が“1”となり、この出力値がOR回路12に入力
されるため、以後P[i]の値は“1”が保持される。
【0023】各データD[i]のフレーム同期パターン
検出フラグP[i]は、図4に示すフレーム遅れ調整回
路4−1〜4−nに入力される。なお、図4に示す3ビ
ットカウンタ7は、図1に示すフレーム遅れカウンタ8
に並列にn個収容されている。フレーム遅れ調整回路4
−1〜4−nに入力された各P[i]は、OR回路13
に入力され、OR回路13からは各P(i)の和論理が
出力される。また、EXOR(排他的論理和)回路14
には、OR回路13の出力とP[i]が入力され、それ
らの排他的論理和により、1番最初のデータが到着して
から、D[i]が到着するまでのクロックサイクルの
間、値“1”がEXOR回路14の出力に保持される。
検出フラグP[i]は、図4に示すフレーム遅れ調整回
路4−1〜4−nに入力される。なお、図4に示す3ビ
ットカウンタ7は、図1に示すフレーム遅れカウンタ8
に並列にn個収容されている。フレーム遅れ調整回路4
−1〜4−nに入力された各P[i]は、OR回路13
に入力され、OR回路13からは各P(i)の和論理が
出力される。また、EXOR(排他的論理和)回路14
には、OR回路13の出力とP[i]が入力され、それ
らの排他的論理和により、1番最初のデータが到着して
から、D[i]が到着するまでのクロックサイクルの
間、値“1”がEXOR回路14の出力に保持される。
【0024】図5は、フレーム同期パターン検出フラグ
各P[i]とフレーム遅れのクロックサイクル長に応じ
た信号C[i]を示す図である。例えば、データD
[3]については、最も早く到着したデータD[2]に
対して3クロック分の遅れが生じているため、3クロッ
クサイクルの間、値“1”がC[3]に出力される。
各P[i]とフレーム遅れのクロックサイクル長に応じ
た信号C[i]を示す図である。例えば、データD
[3]については、最も早く到着したデータD[2]に
対して3クロック分の遅れが生じているため、3クロッ
クサイクルの間、値“1”がC[3]に出力される。
【0025】EXOR回路14の出力は、3ビットカウ
ンタ7のアップイネーブル信号に入力してあるため、デ
ータ到着の遅れクロックサイクル数に応じた値が、3ビ
ットカウンタ7において保持される。
ンタ7のアップイネーブル信号に入力してあるため、デ
ータ到着の遅れクロックサイクル数に応じた値が、3ビ
ットカウンタ7において保持される。
【0026】3ビットカウンタ7の値は図3の8ビット
シフトレジスタ5に接続されたセレクタ回路6の選択入
力に接続されている。データ到着の遅れクロックサイク
ル数に応じて、遅れ分を補償したクロックサイクルのデ
ータがセレクタ回路6で選択され、データD[1]、
…、D[n]が、送信したときと同じタイミングで出力
される。すなわち、セレクタ回路6では、3ビットカウ
ンタ7により検出されたクロックサイクル数にしたがっ
て8ビットシフトレジスタ5にそれぞれラッチされた複
数nの前記フレーム同期用信号について同じクロックタ
イミングのときに同じ位置にあるビットを読み出すよう
に読み出しビット位置を選択する。3ビットカウンタ7
の値は表1に示すように、以後保持され続けるため、デ
ータ出力のフレーム同期は保持され続ける。
シフトレジスタ5に接続されたセレクタ回路6の選択入
力に接続されている。データ到着の遅れクロックサイク
ル数に応じて、遅れ分を補償したクロックサイクルのデ
ータがセレクタ回路6で選択され、データD[1]、
…、D[n]が、送信したときと同じタイミングで出力
される。すなわち、セレクタ回路6では、3ビットカウ
ンタ7により検出されたクロックサイクル数にしたがっ
て8ビットシフトレジスタ5にそれぞれラッチされた複
数nの前記フレーム同期用信号について同じクロックタ
イミングのときに同じ位置にあるビットを読み出すよう
に読み出しビット位置を選択する。3ビットカウンタ7
の値は表1に示すように、以後保持され続けるため、デ
ータ出力のフレーム同期は保持され続ける。
【0027】
【表1】
【発明の効果】以上説明したように、本発明によれば、
有効伝送効率の高い並列データ伝送を実現することがで
きる。また、小型化に適した回路により並列データ伝送
を実現することができる。さらに、伝送路設計の自由度
を向上させることができる。
有効伝送効率の高い並列データ伝送を実現することがで
きる。また、小型化に適した回路により並列データ伝送
を実現することができる。さらに、伝送路設計の自由度
を向上させることができる。
【図1】本発明実施例の全体構成図。
【図2】本発明実施例の位相調整用信号およびフレーム
同期用信号のビットパターンを示す図。
同期用信号のビットパターンを示す図。
【図3】本発明実施例の同期パターン検出回路の要部ブ
ロック構成図。
ロック構成図。
【図4】本発明実施例のフレーム遅れカウンタおよびフ
レーム遅れ調整回路の要部ブロック構成図。
レーム遅れ調整回路の要部ブロック構成図。
【図5】本発明実施例のフレーム遅れ調整回路の動作を
説明するための図。
説明するための図。
1 信号付加回路 2−1〜2−n 位相調整回路 3−1〜3−n フレーム同期パターン検出回路 4−1〜4−n フレーム遅れ調整回路 5 8ビットシフトレジスタ 6 セレクタ回路 7 3ビットカウンタ 8 フレーム遅れカウンタ 10 EXNOR回路 11 D−FF回路 12、13 OR回路 14 EXOR回路 T 送信回路 R 受信回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山中 直明 東京都新宿区西新宿三丁目19番2号 日本 電信電話株式会社内 Fターム(参考) 5K034 AA06 AA10 CC01 CC06 DD01 EE07 EE08 HH01 HH02 HH03 HH07 HH12 HH24 PP01 PP04 PP07 5K047 AA08 AA15 BB04 GG03 GG06 HH01 HH12 HH43 HH55 JJ06 JJ08 MM27
Claims (5)
- 【請求項1】 複数nのディジタル化されたデータ信号
をそれぞれ並列に送信する送信回路と、この送信回路か
ら送信された複数nの前記データ信号をそれぞれ並列に
受信する受信回路とを備えた通信装置において、 前記送信回路は、複数nの前記データ信号の先頭に位相
調整用信号とこれに続くフレーム同期用信号とを構成す
るビットパターンをそれぞれ付加する手段を備え、 前記受信回路は、データ信号の受信に先立って、前記位
相調整用信号を用いて複数nの前記データ信号とクロッ
ク信号との間の位相調整を行う位相調整回路と、前記フ
レーム同期用信号を用いて複数nの前記データ信号の到
着時間差を検出する同期パターン検出回路と、この同期
パターン検出回路により検出された前記時間差にしたが
って複数nの前記データ信号間のビットの遅れをそれぞ
れ検出しフレーム遅れを調整するフレーム遅れ調整回路
とを備えたことを特徴とする通信装置。 - 【請求項2】 前記位相調整用信号は、0,1の交互連
続ビットパターンであり、前記フレーム同期用信号は、
あらかじめ定められた特定ビットパターンである請求項
1記載の通信装置。 - 【請求項3】 前記フレーム遅れ調整回路は、前記フレ
ーム同期用信号によりラッチされるシフトレジスタを並
列にn個備え、このn個のシフトレジスタが前記フレー
ム同期用信号をラッチした時刻にしたがって前記複数n
のデータ信号の到着時間差を検出する手段を含む請求項
1または2記載の通信装置。 - 【請求項4】 前記到着時間差を検出する手段は、最初
に到着したデータ信号の前記フレーム同期用信号が前記
シフトレジスタにラッチされた時刻と、着目するデータ
信号の前記フレーム同期用信号が前記シフトレジスタに
ラッチされた時刻との間に発生したクロックサイクル数
を検出する手段を備えた請求項3記載のフレーム同期回
路。 - 【請求項5】 前記クロックサイクル数を検出する手段
により検出されたクロックサイクル数にしたがって複数
nの前記シフトレジスタにラッチされた複数nの前記フ
レーム同期用信号のそれぞれについて同じクロックタイ
ミングのときに同じ位置にあるビットが読み出されるよ
うに読み出しビット位置を選択する手段を備えた請求項
4記載の通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11137544A JP2000332741A (ja) | 1999-05-18 | 1999-05-18 | 通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11137544A JP2000332741A (ja) | 1999-05-18 | 1999-05-18 | 通信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000332741A true JP2000332741A (ja) | 2000-11-30 |
Family
ID=15201181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11137544A Pending JP2000332741A (ja) | 1999-05-18 | 1999-05-18 | 通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000332741A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1999
- 1999-05-18 JP JP11137544A patent/JP2000332741A/ja active Pending
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