JPH0435416A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0435416A JPH0435416A JP2142212A JP14221290A JPH0435416A JP H0435416 A JPH0435416 A JP H0435416A JP 2142212 A JP2142212 A JP 2142212A JP 14221290 A JP14221290 A JP 14221290A JP H0435416 A JPH0435416 A JP H0435416A
- Authority
- JP
- Japan
- Prior art keywords
- reference signal
- signal
- circuit
- phase
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000001360 synchronised effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入力した基準信号に同期した発振周波数の
出力信号を得るための位相同期回路に関するものである
。
出力信号を得るための位相同期回路に関するものである
。
第3図はこの種従来の位相同期回路を示すブロック図で
ある。図において、(1)は位相比較器で、原信号であ
る基準信号f、と後述する分周器(2)からの比較信号
としての信号ftbとの両信号の立ち上がりタイミング
のずれを位相差と認識し、その位相差に対応した信号f
8を出力する。(3)は信号f、を平滑化して直流電圧
値vCOに変換するローパスフィルタ、(イ)は直流電
圧値vCOに比例した周波数のパルス列f0を発生する
電圧制御発振器、そして分周器(2)はパルス列f。を
分周して信号ftbとして出力する。
ある。図において、(1)は位相比較器で、原信号であ
る基準信号f、と後述する分周器(2)からの比較信号
としての信号ftbとの両信号の立ち上がりタイミング
のずれを位相差と認識し、その位相差に対応した信号f
8を出力する。(3)は信号f、を平滑化して直流電圧
値vCOに変換するローパスフィルタ、(イ)は直流電
圧値vCOに比例した周波数のパルス列f0を発生する
電圧制御発振器、そして分周器(2)はパルス列f。を
分周して信号ftbとして出力する。
次に第4図のタイムチャートをも参照して動作について
説明する。今、第4図の期間(a)に示すように、分周
器(2)の信号ffbの位相が基準信号f1の位相より
遅れている(あるいは周波数が低い)と、位相比較器(
1)の出力信号fiは位相のずれている期間大きくなり
これに伴いローパスフィルタB)の出力vCOも増大す
る。この結果、パルス列f0の周波数も高くなり分周器
口はその出力信号ftbの位相を進めるように動作する
。
説明する。今、第4図の期間(a)に示すように、分周
器(2)の信号ffbの位相が基準信号f1の位相より
遅れている(あるいは周波数が低い)と、位相比較器(
1)の出力信号fiは位相のずれている期間大きくなり
これに伴いローパスフィルタB)の出力vCOも増大す
る。この結果、パルス列f0の周波数も高くなり分周器
口はその出力信号ftbの位相を進めるように動作する
。
この位相を進める動作の結果、逆に期間(b)に示すよ
うに、分周器■の出力位相が基準信号f+より進む(あ
るいは周波数が高くなる)と、位相比較器(1)の出力
信号f1は位相のずれている期間小すくなりこれに伴い
ローパスフィルタ(3)の出力vCOも減少する。この
結果、パルス列f0の周波数が低くなり分周器口はその
出力信号fsbの位相を遅らせるように動作する。
うに、分周器■の出力位相が基準信号f+より進む(あ
るいは周波数が高くなる)と、位相比較器(1)の出力
信号f1は位相のずれている期間小すくなりこれに伴い
ローパスフィルタ(3)の出力vCOも減少する。この
結果、パルス列f0の周波数が低くなり分周器口はその
出力信号fsbの位相を遅らせるように動作する。
以上のように、分周器(2)の出力信号ffbが基準信
号f、に対するフィードバック信号となる負帰還制御の
動作を行い、わずかな位相進みと位相遅れとを繰り返し
ながら両信号の同期状態が得られる訳である。
号f、に対するフィードバック信号となる負帰還制御の
動作を行い、わずかな位相進みと位相遅れとを繰り返し
ながら両信号の同期状態が得られる訳である。
次に、以上のような制御動作中に、何らかの理由で基準
信号f1が停止した場合の動作について説明する。今、
第4図に示す時刻(A)で基準信号f、が停止したとす
ると、位相比較器(1)は分周器口の出力信号f4bが
基準信号f+に対してその位相が進んでいる(あるいは
周波数が高い)と判断し、位相同期回路としてはその出
力位相を遅らす方向に動作する。ところが、基準信号f
Iは停止したままであるため更に位相を遅らせようとし
、やがてローパスフィルタ(3)の出力電圧vCOが最
低レベルに達する。この結果、電圧制御発振器(イ)は
最低レベルの周波数のパルス列f0を出力することにな
る。
信号f1が停止した場合の動作について説明する。今、
第4図に示す時刻(A)で基準信号f、が停止したとす
ると、位相比較器(1)は分周器口の出力信号f4bが
基準信号f+に対してその位相が進んでいる(あるいは
周波数が高い)と判断し、位相同期回路としてはその出
力位相を遅らす方向に動作する。ところが、基準信号f
Iは停止したままであるため更に位相を遅らせようとし
、やがてローパスフィルタ(3)の出力電圧vCOが最
低レベルに達する。この結果、電圧制御発振器(イ)は
最低レベルの周波数のパルス列f0を出力することにな
る。
このような無制御の状態にあって、例えば第4図に時刻
CB>で示す時点で基準信号f、が復帰したとすると、
位相比較器(1)は分周器(2)の出力信号ffbが基
準信号f1に対してその位相が進んでいると判断する。
CB>で示す時点で基準信号f、が復帰したとすると、
位相比較器(1)は分周器(2)の出力信号ffbが基
準信号f1に対してその位相が進んでいると判断する。
そのため、ローパスフィルタ(3)は出力電圧vCOが
最低レベルで飽和しているにもかかわらず依然位相を遅
らす指令を出力する。そして、次の位相比較時点ではじ
めて出力信号ffbが基準信号f1より遅れていると判
断され、位相を進める(あるいは周波数を高くする)動
作が開始される。
最低レベルで飽和しているにもかかわらず依然位相を遅
らす指令を出力する。そして、次の位相比較時点ではじ
めて出力信号ffbが基準信号f1より遅れていると判
断され、位相を進める(あるいは周波数を高くする)動
作が開始される。
シカシ、一般にローパスフィルタ(3)は大きな積分要
素(コンデンサ)から構成されており、−旦飽和状態と
なったローパスフィルタ(3)の出力電圧VCOはその
立ち上がりが遅く、位相比較器(1)で位相比較が何度
か行われ位相進み指令が繰返されてようやく位相同期レ
ベルに到達する。
素(コンデンサ)から構成されており、−旦飽和状態と
なったローパスフィルタ(3)の出力電圧VCOはその
立ち上がりが遅く、位相比較器(1)で位相比較が何度
か行われ位相進み指令が繰返されてようやく位相同期レ
ベルに到達する。
以上のように、従来の位相同期回路においては、基準信
号f、が一且停止した後復帰した場合、その復帰タイミ
ングによっては復帰後の再同期化に長時間を要するとい
う問題点があった。
号f、が一且停止した後復帰した場合、その復帰タイミ
ングによっては復帰後の再同期化に長時間を要するとい
う問題点があった。
二の発明は以上のような問題点を解消するためになされ
たもので、−旦停止した基準信号が復帰した場合に短時
間で同期に達することができる位相同期回路を得ること
を目的とする。
たもので、−旦停止した基準信号が復帰した場合に短時
間で同期に達することができる位相同期回路を得ること
を目的とする。
この発明に係る位相同期回路は、基準信号の停止を検出
する回路と、この検出回路の出力に基づき分周器への入
力を停止させる制御回路とを付加したものである。
する回路と、この検出回路の出力に基づき分周器への入
力を停止させる制御回路とを付加したものである。
基準信号が停止すると検出回路がこれを検出し、これを
受けて制御回路は分周器への入力を停止させる。これに
伴い分周器の出力は零となり位相比較の動作も中断する
。
受けて制御回路は分周器への入力を停止させる。これに
伴い分周器の出力は零となり位相比較の動作も中断する
。
基準信号が復帰すると検出回路は制御回路による上記停
止動作を解除し、位相同期回路は上記の中断した時点の
状態から同期化の動作を再開する。
止動作を解除し、位相同期回路は上記の中断した時点の
状態から同期化の動作を再開する。
(実 施 例〕
第1図は、この発明の一実施例による位相同期回路を示
すブロック図である。図において、(1)ないしく4)
はそれぞれ従来の同一符号のものと同一または相当のも
のであるが、この内、分周器■は従来からの信号fib
に加えてこの信号f fbよりわずかに早いタイミング
で立ち上がる信号f fb+を出力する。
すブロック図である。図において、(1)ないしく4)
はそれぞれ従来の同一符号のものと同一または相当のも
のであるが、この内、分周器■は従来からの信号fib
に加えてこの信号f fbよりわずかに早いタイミング
で立ち上がる信号f fb+を出力する。
(5]は基準信号の停止を検出する検出回路、(6)は
分周器(2)の入力クロックを制御する制御回路で、フ
リップフロップ1(71、フリップフロップ2 Bl、
アンドゲート(9)、およびインバータ(10)から構
成されている。
分周器(2)の入力クロックを制御する制御回路で、フ
リップフロップ1(71、フリップフロップ2 Bl、
アンドゲート(9)、およびインバータ(10)から構
成されている。
次に動作について説明する。もつとも、基準信号f+が
存在している状態では、後述するようにクロック停止信
号STPはLレベルにあり、アンドゲート(9)は電圧
制御発振器(4)からのRルス列f0をそのまま分周器
aに伝達するので、位相同期回路としての動作は従来と
同一でその説明は重複するため省略する。
存在している状態では、後述するようにクロック停止信
号STPはLレベルにあり、アンドゲート(9)は電圧
制御発振器(4)からのRルス列f0をそのまま分周器
aに伝達するので、位相同期回路としての動作は従来と
同一でその説明は重複するため省略する。
従って、基準信号t1M−且停止し、所定時間後これが
復帰した場合を想定した動作につき第2図のフローチャ
ートをも参照して詳細に説明する。
復帰した場合を想定した動作につき第2図のフローチャ
ートをも参照して詳細に説明する。
今、第2図に示す時刻(A)で基準信号f+が停止した
とすると、検出回路+51がこの停止の現象を時刻(A
I)で検出して停止信号LOSを出力する。この信号を
受けて、フリップフロ・ンブ1(7)は分周器■からの
信号fab+の立ち上がりタイミング(A2)でクロッ
ク停止信号STPを出力する。これにより、アンドゲー
ト(9)のアンド条件が不成立となって分周器(2)へ
の入力が停止され、分周器口の動作は中断状態となる。
とすると、検出回路+51がこの停止の現象を時刻(A
I)で検出して停止信号LOSを出力する。この信号を
受けて、フリップフロ・ンブ1(7)は分周器■からの
信号fab+の立ち上がりタイミング(A2)でクロッ
ク停止信号STPを出力する。これにより、アンドゲー
ト(9)のアンド条件が不成立となって分周器(2)へ
の入力が停止され、分周器口の動作は中断状態となる。
クロック停止信号STPは同時にローパスフィルタ(3
)の積分要素を放電させる。
)の積分要素を放電させる。
上記のようにして一旦停止した基準信号f1が第2図に
示す時刻(B)で復帰したとすると、直ちに検出回路(
へ)の停止信号LO3はLレベルとなり、インバータ(
10)によって反転した信号と基準信号f+の立ち上が
りとでフリップフロ・ンプ28が動作しフリップフロッ
プ1(7)にリセ・ント信号を送出する。この結果、ク
ロック停止信号STPがリセ・lトされてLレベルとな
り、アンドゲート(9)のアンド条件が成立してパルス
列f0が入力され分周器(2)がその動作を再開する0
分周器口は信号f lk+の立ち上がり時点(A2)で
中断した状態となっていたため、この動作再開により、
予め設定された信号fib+とfobとの立ち上がり時
間差が経過すると信号ftbを立ち上がらせることにな
る(第2図時刻(旧))。クロック停止信号STPの喪
失と同時にローパスフィルタ(3)の積分要素がリセ・
ントされその出力vCOは瞬時に立ち上がるとともに位
相比較器(1)からの信号f1により更に増大する。そ
して、以後、同期化の本来の動作を継続していく。
示す時刻(B)で復帰したとすると、直ちに検出回路(
へ)の停止信号LO3はLレベルとなり、インバータ(
10)によって反転した信号と基準信号f+の立ち上が
りとでフリップフロ・ンプ28が動作しフリップフロッ
プ1(7)にリセ・ント信号を送出する。この結果、ク
ロック停止信号STPがリセ・lトされてLレベルとな
り、アンドゲート(9)のアンド条件が成立してパルス
列f0が入力され分周器(2)がその動作を再開する0
分周器口は信号f lk+の立ち上がり時点(A2)で
中断した状態となっていたため、この動作再開により、
予め設定された信号fib+とfobとの立ち上がり時
間差が経過すると信号ftbを立ち上がらせることにな
る(第2図時刻(旧))。クロック停止信号STPの喪
失と同時にローパスフィルタ(3)の積分要素がリセ・
ントされその出力vCOは瞬時に立ち上がるとともに位
相比較器(1)からの信号f1により更に増大する。そ
して、以後、同期化の本来の動作を継続していく。
以上のように、この実施例では基準信号f0が復帰した
場合、基準信号f+に比較信号である信号flbとが予
め設定された極めてわずかの位相差を有する状態から位
相比較動作を開始するので、復帰後同期状態に達するの
に要する時間が大幅に短縮されることになる。
場合、基準信号f+に比較信号である信号flbとが予
め設定された極めてわずかの位相差を有する状態から位
相比較動作を開始するので、復帰後同期状態に達するの
に要する時間が大幅に短縮されることになる。
なお、上記実施例では分周器(2)からの新たな信号f
tb+を出力させ分周器(2)の中断をこの信号fxb
+の立ち上がりのタイミングで行わせるようにしたが、
検出回路(9からの停止信号LOSの立ち上がりのタイ
ミングで中断させるようにしてもよい、この場合でも、
基準信号f+の停止期間中に電圧制御発振器(イ)等の
動作レベルがその飽和域にまで達するといった従来の問
題点は解消されるので、信号復帰後における同期化達成
までの時間は従来に比較して短縮される。
tb+を出力させ分周器(2)の中断をこの信号fxb
+の立ち上がりのタイミングで行わせるようにしたが、
検出回路(9からの停止信号LOSの立ち上がりのタイ
ミングで中断させるようにしてもよい、この場合でも、
基準信号f+の停止期間中に電圧制御発振器(イ)等の
動作レベルがその飽和域にまで達するといった従来の問
題点は解消されるので、信号復帰後における同期化達成
までの時間は従来に比較して短縮される。
また、クロック停止信号STPに基づくローパスフィル
タB)の積分要素に対する操作についても、この発明の
構成上必ずしも必要というものではなく、これを省略し
て精成の簡便化を図るようにしてもよい。
タB)の積分要素に対する操作についても、この発明の
構成上必ずしも必要というものではなく、これを省略し
て精成の簡便化を図るようにしてもよい。
以上のように、この発明では所定の検出回路と制御回路
とを付加したので、−旦停止した基準信号が復帰した後
同期状態に達するのに要する時間が短縮される。
とを付加したので、−旦停止した基準信号が復帰した後
同期状態に達するのに要する時間が短縮される。
第1図はこの発明の一実施例による位相同期回路を示す
ブロック図、第2図はその動作を説明するためのタイム
チャート、第3図および第4図は従来のものの場合を示
すそれぞれブロック図およびタイムチャートである。 図において、(1)は位相比較器、(2)は分周器、(
3)はローパスフィルタ、(2)は電圧制御発振器、+
51は検出回路、(6)は制御回路、f、は基準信号、
ftbは比較信号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 弁理士 大 岩 増 雄 、 4 エ リ l 〇 −;章 2 ち −
ブロック図、第2図はその動作を説明するためのタイム
チャート、第3図および第4図は従来のものの場合を示
すそれぞれブロック図およびタイムチャートである。 図において、(1)は位相比較器、(2)は分周器、(
3)はローパスフィルタ、(2)は電圧制御発振器、+
51は検出回路、(6)は制御回路、f、は基準信号、
ftbは比較信号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 弁理士 大 岩 増 雄 、 4 エ リ l 〇 −;章 2 ち −
Claims (1)
- 基準信号と比較信号との位相差を検出しこの位相差に
応じた信号を出力する位相比較器と、この位相比較器か
ら出力された信号を平滑化するローパスフィルタと、こ
のローパスフィルタから出力された信号に比例した周波
数の信号を出力する電圧制御発振器と、この電圧制御発
振器から出力された信号を分周し上記比較信号として上
記位相比較器に出力する分周器とを備えたものにおいて
、上記基準信号の停止を検出する回路と、この検出回路
の出力に基づき上記分周器への入力を停止させる制御回
路とを設けたことを特徴とする位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2142212A JPH0435416A (ja) | 1990-05-30 | 1990-05-30 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2142212A JPH0435416A (ja) | 1990-05-30 | 1990-05-30 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0435416A true JPH0435416A (ja) | 1992-02-06 |
Family
ID=15310009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2142212A Pending JPH0435416A (ja) | 1990-05-30 | 1990-05-30 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0435416A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06197014A (ja) * | 1992-12-25 | 1994-07-15 | Mitsubishi Electric Corp | 位相同期回路 |
-
1990
- 1990-05-30 JP JP2142212A patent/JPH0435416A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06197014A (ja) * | 1992-12-25 | 1994-07-15 | Mitsubishi Electric Corp | 位相同期回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA2192881C (en) | Pll circuit and noise reduction means for pll circuit | |
JPH0435416A (ja) | 位相同期回路 | |
JPS5957530A (ja) | 位相同期回路 | |
JPH07120942B2 (ja) | Pll回路 | |
US6285260B1 (en) | Phase-locked loop having circuit for synchronizing starting points of two counters | |
JP2970843B2 (ja) | Pll回路 | |
KR100498411B1 (ko) | 주파수동기제어방법및이를수행하는위상동기루프 | |
JPH04154220A (ja) | 位相同期回路 | |
JPH01146426A (ja) | Pll回路 | |
EP0112599B1 (en) | Pulse corrector | |
US4549148A (en) | Pulse corrector for phase comparator inputs | |
JPH04301926A (ja) | Pll回路 | |
JPH09261042A (ja) | 位相同期ループの引き込み方式 | |
JPH03101311A (ja) | 位相同期発振回路 | |
JPH0440117A (ja) | Pll回路 | |
JP2994021B2 (ja) | Pll周波数シンセサイザー | |
JPS6037664B2 (ja) | 同期はずれ検出回路 | |
JP3080147B2 (ja) | 位相同期ループ周波数シンセサイザ | |
JPS6342522A (ja) | 位相同期ル−プ回路 | |
JPH0344214A (ja) | 位相同期発振回路における入力基準信号の瞬断時位相不定防止回路 | |
JPH08125532A (ja) | 位相同期回路 | |
JPH0458614A (ja) | Pllシンセサイザ | |
JPH0435929B2 (ja) | ||
JPH07321651A (ja) | 周波数同期回路及び位相同期回路 | |
JPH06343043A (ja) | フェーズ・ロックド・ループ装置 |