JPH04353947A

JPH04353947A - メモリページ特性タグ付けシステム

Info

Publication number: JPH04353947A
Application number: JP4026785A
Authority: JP
Inventors: Greg Woods; グレッグ・ウッズ; Basset Carroll; キャロル・バセット; Robert Campbell; ロバート・キャンベル
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1991-02-13
Filing date: 1992-02-13
Publication date: 1992-12-08
Also published as: US5404489A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコンピュータシステム
に関し、より詳細には多重プロセッサ（ＭＰ）システム
内のプロセッサによって共用されるメモリの効率的な管
理を提供するコンピュータアーキテクチャに関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】メモリ
スペースを共用するプロセッサを有するＭＰシステムに
おいて、そのＭＰシステムは、メモリ中の全データの間
の可干渉性を維持しなければならない。データは、主メ
モリやあるいはキャッシュ等の他の遠隔の記憶場所を含
むいくつかの異なる場所に存在することがある。

【０００３】可干渉性とは、プロセッサ内の各中央処理
装置（ＣＰＵ）が共用メモリ中の特定のアドレスに対応
する最新のデータへのアクセスを有するという概念であ
る。つまり、あるアドレスのデータラインが１つ以上の
メモリ及び／又は主メモリによって同時に共用される場
合、このデータラインが前述の記憶場所のうちの１つで
更新あるいは変更される際に、最新のデータラインが識
別されて全ＣＰＵに対して使用可能とされなければなら
ない。本明細書において、データラインとは、命令や実
際の処理済み又は未処理のデータを含む、メモリに記憶
されているあらゆる情報を指す。

【０００４】バスコントローラがメモリ読み出しあるい
はメモリ書き込みのいずれかを検出すると、バスコント
ローラはＭＰシステム内のすべてのキャッシュを対象と
する検索サイクルを開始する。

【０００５】この検索サイクルのために実施されるプロ
トコルの大部分はＭＰシステムに用いられるキャッシュ
の種類によって決まる。従来、キャッシュは「ライトバ
ック（ｗｒｉｔｅ−ｂａｃｋ）」（ＷＢ）あるいは「ラ
イトスルー（ｗｒｉｔｅ−ｔｈｒｏｕｇｈ）　」（ＷＴ
）に分類されてきた。最近では、そのキャッシュへの入
力の論理状態に応じてＷＢキャッシュあるいはＷＴキャ
ッシュのいずれとしても動作可能に設計されたキャッシ
ュも出てきている。

【０００６】ＷＢキャッシュにおいては、データライン
はそのデータラインが他のなんらかのソースによって要
求されているときにのみＷＢキャッシュから書き込まれ
る。したがって、ローカルＣＰＵは、ＭＰシステム中の
他の記憶場所がローカルＷＢキャッシュ中のデータライ
ンの変更を知らなくてもその変更を何度も行うことがで
きる。

【０００７】検索サイクル中に、あるＷＢキャッシュが
変更データを有すると判定された場合、そのＷＢキャッ
シュはそのデータを要求するＣＰＵにそのデータを提供
する。検索サイクル中にＷＢキャッシュからのメモリ書
き込みが発生した場合、可干渉性を維持するための従来
のあるプロトコルは、それを受信する記憶場所以外のす
べての記憶場所においてデータラインを無効にすること
になっている。データラインは、そのＷＢキャッシュの
ディレクトリ中のローカルステータスビットのステータ
スを変更することによって無効とされる。このステータ
スビットは当業界では「有効」ビットと呼ばれることが
多い。

【０００８】ＷＴキャッシュにおいては、いずれかのプ
ロセッサによってデータラインが更新あるいは変更され
るたびにデータラインが主メモリに書き込まれる。した
がって、ほとんどの現在のデータラインは常に主メモリ
中にある。その結果、ＷＴキャッシュ間の可干渉性を維
持するための従来のプロトコルは、バスコントローラに
、メモリ書き込みの際にのみ、検索サイクルを開始させ
なければならない。ＷＴキャッシュからのメモリ読み出
しに対してはいかなる動作も行う必要がない。したがっ
て、ＭＰシステムがＷＴキャッシュを採用する場合、可
干渉性の維持はＷＢキャッシュの場合に比べて少ない検
索サイクルで行うことができる。

【０００９】しかし、前述のＷＴキャッシュあるいはＷ
Ｂキャッシュを用いるＭＰシステム中の可干渉性を維持
するための従来のプロトコルには問題がある。検索サイ
クルが開始されるたびに、キャッシュを用いるいかなる
ＣＰＵも、そのキャッシュ中のデータラインに対して照
会が行われる間、一時的にウェイトしなければならない
。したがって、検索照会のためにＣＰＵの性能が犠牲と
なる。ＭＰシステムのプロセッサ数が多くなると、検索
サイクルをより多く実行しなければならず、その結果、
キャッシュとの間により多くの対話が行われなければな
らない。更に、システムバスを含むＭＰシステムのバス
は、トラフィック量が多いという特徴がある。したがっ
て、広い意味では、検索サイクルが多いと、ＭＰシステ
ム中で動作することのできるプロセッサの数が少なくな
る。

【００１０】

【課題を解決するための手段】本発明は、多重プロセッ
サ（ＭＰ）システム内の共用メモリ中の異なるメモリス
ペースを特徴付けするシステム及びその方法である。こ
のシステム及び方法は、データ処理とスループットを最
適化すると共に、可干渉性を維持し、また必要な検索サ
イクルを最小限にするものである。

【００１１】本発明では、ＭＰシステムの１つ以上のマ
イクロプロセッサ（ＭＰＵ）に関連する１つ以上のキャ
ッシュにメモリ特性タグ付け装置を接続する。各キャッ
シュに別個のメモリ特性タグ付け装置を割り当てるのが
最適である。また、メモリ特性タグ付け装置は、ＭＰシ
ステムのバスネットワークと通信を行うものであり、こ
のバスネットワークのバス数はいかなる数であってもい
。

【００１２】メモリ特性タグ付け装置は、バスネットワ
ークからアドレスを読み出す第１の手段を有する。また
、そのアドレスに対応するメモリスペースが共用である
かあるいはキャッシュに関連するマイクロプロセッサの
専用であるかを特定する第２の手段を有する。最後に、
メモリスペースが、キャッシュに関連するマイクロプロ
セッサの専用である場合に、バスネットワーク上での検
索サイクルの発生を完全に防止する第３の手段を有する
。

【００１３】本発明は更に、このメモリ特性タグ付け装
置に第３及び第４の手段を含むものである。第４の手段
は、これらのアドレスが、共用メモリに対応するか、あ
るいはＩＯポートに対応するかを特定する。第５の手段
は、共用メモリに対応するあらかじめ選択されたアドレ
スをＩＯアドレスに変換する。更に、この第４及び第５
の手段は、第２及び第３の手段を包含することなくこの
装置に組み込むことができる。

【００１４】更に本発明は、このメモリ特性タグ付け装
置に第６及び第７の手段を含むものである。第６の手段
は、これらのアドレスが、ライトバック型あるいはライ
トスルー型として取り扱うべきデータに対応するかどう
かを特定する。第７の手段は、第６の手段に応じてキャ
ッシュにライトバック（ｗｒｉｔｅ−ｂａｃｋ）、ある
いはライトスルー（ｗｒｉｔｅ−ｔｈｒｏｕｇｈ）　を
行わせる。更に、この第６及び第７の手段は、第２ない
し第５の手段を包含することなくこの装置に組み込むこ
とができる。

【００１５】本発明は、１つ以上のキャッシュ、共用メ
モリ及びバスネットワークを有する多重プロセッサシス
テムにおける方法を提供する。この方法は以下のステッ
プを含む。まず、共用メモリに対するメモリアクセスが
バスネットワーク上で検出される。第２に、このメモリ
アクセスが共用メモリ中の専用の私用スペースへのアク
セスであるかどうかが判定される。第３に、このメモリ
アクセスが専用の私用スペースに対応する場合、検索サ
イクルがバスネットワークから完全にマスクされる。

【００１６】本発明は、１つ以上のマイクロプロセッサ
、メモリ、１つ以上のＩＯポート、及びマイクロプロセ
ッサを接続するバスネットワークを有する多重プロセッ
サシステムにおける方法を提供する。この方法は以下の
ステップを含む。まず、バスネットワークからメモリア
ドレスが取り出される。第２に、このメモリアドレスが
メモリに対応するのか、ＩＯポートに対応するのかが判
定される。第３に、このメモリアドレスがＩＯポートに
対応する場合、このメモリアドレスがバスネットワーク
上のＩＯアドレスに変換される。

【００１７】本発明は上述のように、従来の問題点を克
服し、更に以下の特徴及び利点を提供するものである。

【００１８】この発明は多重プロセッサシステムにおけ
る可干渉性を維持すると共に、キャッシュに対する必要
な検索サイクル数を最小限とする。つまり、キャッシュ
に対する割り込みが少なく、多重プロセッサ（ＭＰ）シ
ステムのバス上のトラフィックが少なくなる。

【００１９】本発明は更に、時間のかかる入出力（ＩＯ
）命令をマイクロプロセッサが生成する必要をなくすこ
とにより、データ処理速度及びスループットを最適化す
る。この特徴は、効率的なＩＯ命令を有さない「ＩＮＴ
ＥＬ」８０８６０マイクロプロセッサ（米国Ｉｎｔｅｌ
　Ｃｏｒｐｏｒａｔｉｏｎ　製）等のマイクロプロセッ
サに対して特に有効である。

【００２０】本発明の他の特徴や利点は、以下の図面及
び詳細な説明から当業者に明らかとなるであろう。他の
全ての特徴及び利点がここに含まれるよう意図している
。

【００２１】特許請求の範囲において定義するところの
本発明もまた、本書及び図面を参照することによってよ
り明確に理解可能となる。

【００２２】

【実施例】本発明の好適な実施例は、図１に示すように
、従来の多重プロセッサ（ＭＰ）システムに組み込むこ
とができる。同図に示すように、このＭＰシステムは、
ｎ個のマイクロプロセッサ（ＭＰＵ）　１０２〜１０８
　からなる。このｎ個のＭＰＵ　１０２〜１０８　は、
互いに同種とすることも異種とすることもできる。

【００２３】例えば、このｎ個のＭＰＵ　１０２〜１０
８　のうちのいくつかを「ＩＮＴＥＬ」ファミリーのＭ
ＰＵ（米国Ｉｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ　製）
とし、他は「ＭＯＴＯＲＯＬＡ」ファミリー（米国Ｍｏ
ｔｏｒｏｌａ　Ｉｎｃ．　製）とすることができる。更
に、この発明は、いかなる種類のプロセッサを用いるＭ
Ｐシステムにも実施することができ、またマイクロプロ
セッサに限定されるものでもない。

【００２４】図１の点線はＭＰシステム中の仮想メモリ
記憶場所を示す。このＭＰシステムは、全体としてある
いは部分的に共用メモリシステムであることが意図され
ている。主メモリ１１０　はこのＭＰシステムの主たる
メモリ記憶場所として働く。ｎ個のＭＰＵ１０２〜１０
８　のうちのいくつかは、オンチップキャッシュ１１２
，１１４を含むものとすることができる。更にｎ個のＭ
ＰＵ　１０２〜１０８　のうちのいくつかは、外部キャ
ッシュ　１１６〜１２０　を有するものとすることがで
きる。外部キャッシュは、特定のＭＰＵに専用のものと
するか、あるいは１つ以上の他のＭＰＵによって共用さ
れるものとすることができる。

【００２５】この実施例は更にいくつかのバスからなる
バスネットワークを含む。図１に示すように、このＭＰ
システムは高速システムバス１２２　と低速バス１２４
　からなる。これらのバスは、制御属性とインターフェ
イス属性との両方を処理するバスコントローラ／インタ
ーフェイス１２６　を介してインターフェイスされてい
る。この発明が、プロトコルもしくは各種バスの互換モ
デルを再定義することなく、任意の数の、及び様々な、
アーキテクチャ的に絶縁されたバスを有するＭＰシステ
ムに実施可能であることは、注目に値する。

【００２６】図２は、図１のＭＰシステムにおけるデー
タ転送中に発生するアドレス、データ及び制御信号の流
れを示すものである。アドレス、データ及び制御信号の
流れは、適正なデータ転送を行いデータの可干渉性を保
証する従来のプロトコルに従ったものである。

【００２７】説明の目的上、図１のＭＰシステムは、主
メモリ１１０　に加えてｎ個のキャッシュ　２０２〜２
０６　を有するものと仮定する。上述のメモリ記憶場所
は、図２においてはバスネットワーク２０８　で表され
る、図１のバス１２２，１２４　を介して通信を行う。メモリ記憶場所の対話をまず説明する。ここで、ｎ個の
キャッシュ　２０２〜２０６はライトバック（ＷＢ）キ
ャッシュと仮定する。この想定では、データラインがＷ
Ｂキャッシュ　２０２〜２０６　の１つによって遠隔の
記憶場所に書き込まれる際に、可干渉性を維持するため
の従来のプロトコルが、検索サイクル中に受信記憶場所
以外のすべての記憶場所においてデータラインを無効に
するようになっている。より詳細には、バスコントロー
ラ／インターフェイス１２６　がメモリからの読み出し
及びメモリへの書き込みについてバスネットワーク２０
８　を監視する。メモリ読み出し及び書き込みは、ＣＰ
Ｕ、バスマスター、あるいは直接メモリアクセス（ＤＭ
Ａ）装置によって開始される。メモリ読み出しあるいは
書き込みは、バス２１８〜２２４　上のメモリアドレス
の結果として、データバス　２１０〜２１６　を介して
発生する。

【００２８】可干渉性の維持のためにＭＰシステム中で
実施されるプロトコルの大部分は、そのＭＰシステムで
用いられるキャッシュの種類によって決まる。従来、キ
ャッシュは、「ライトバック」（ＷＢ）あるいは「ライ
トスルー」（ＷＴ）のいずれかに分類することができる
。

【００２９】まずキャッシュ　２０２〜２０６　がＷＢ
キャッシュであると仮定する。バスコントローラ／イン
ターフェイス１２６　は、メモリ読み出し又はメモリ書
き込みのいずかであるバスサイクルを検出すると、この
バスコントローラ／インターフェイス１２６は検索サイ
クルを開始する。メモリ読み出し及びメモリ書き込みは
、バスネットワーク２０８　上の書き込み／読み出し（
Ｗ／Ｒ）制御２２６　とメモリ入出力（ＭＥＭ／ＩＯ）
制御２２８　とを監視することによって判定される。更
に、バスコントローラ／インターフェイス１２６　から
の検索ストローブが、矢印　２３０〜２３４　に示すよ
うに、ＭＰシステム中のｎ個のキャッシュ　２０２〜２
０６　のすべてに包括的に送出される。

【００３０】検索ストローブを受信すると、ｎ個のキャ
ッシュ　２０２〜２０６　のそれぞれがそのメモリ記憶
スペース内のデータラインをチェックする。ＷＢキャッ
シュ中にデータラインが存在し、そのＷＢキャッシュへ
のメモリ書き込みがある場合、そのデータラインは、そ
のデータラインに対応する「有効」ビットとして知られ
るローカルステータスビットの状態を変更することによ
って無効とされる。しかし、データラインが存在し、そ
のＷＢキャッシュからのメモリ読み出しがある場合、そ
のデータラインはそのＷＢキャッシュから転送される。したがって、ＭＰシステムにおいてＷＢキャッシュが用
いられている場合、検索サイクルは、メモリ読み出し及
びメモリ書き込みの各々の度にバスコントローラ／イン
ターフェイス１２６によって従来と同様に発生する。

【００３１】このｎ個のキャッシュ　２０２〜２０６　
がライトスルー（ＷＴ）型である場合、可干渉性の維持
のために従来は異なるプロトコルが用いられている。可
干渉性は、バスコントローラ／インターフェイス１２６
　によって開始される（ＷＢキャッシュを用いた場合と
比較して）より少ない数の検索サイクルで維持すること
ができる。ＷＴキャッシュは、メモリ記憶場所内のデータラインの
更新あるいは変更の度に主メモリ１１０　に「ライトス
ルー」を行う。したがって、主メモリ１１０　には常に
最新のデータラインがある。その結果、可干渉性を維持
するための従来のプロトコルは、ＷＴキャッシュへのメ
モリ書き込みの際にのみバスコントローラ／インターフ
ェイス１２６に検索サイクルを生成させなければならな
い。ＷＴキャッシュからのメモリ読み出しについてはい
かなる動作も必要ではない。

【００３２】しかし、上述のＷＴキャッシュあるいはＷ
Ｂキャッシュのいずれかを用いたＭＰシステム中の可干
渉性を維持するための従来のプロトコルはいずれもその
性能に問題がある。検索サイクルが発生する度に、キャ
ッシュを用いた中央処理装置（ＣＰＵ）は、そのキャッ
シュ中のデータラインへについての照会が行われる間す
べて一時的にウェイトしなければならない。ＣＰＵの性
能は、キャッシュ内におけるライン照会の結果として、
事実上犠牲にされる。

【００３３】ＭＰシステムのプロセッサが多いほど検索
サイクルの数が多くなり、その結果ｎ個のキャッシュ　
２０２〜２０６　により多くの対話が発生しなければな
らない。したがって、このＭＰシステムのバスネットワーク２０
８　は、トラフィック量が大きいという特徴を有する。更に広義には、検索サイクルの数が多過ぎると、ＭＰシ
ステム内で動作可能なプロセッサの数が制限されること
になる。

【００３４】図３はこの発明の好適な実施例を示すもの
である。本実施例は、メモリ特性タグ付け装置３０２　
を好適には図１のＭＰシステムのキャッシュ　１１２〜
１２０　のそれぞれにインターフェイスすることを包含
するものである。その一例として、図１のキャッシュ１
１６　にインターフェイスされたメモリ特性タグ付け装
置３０２　を示す。このメモリ特性タグ付け装置３０２
　は、図１のｎ個のキャッシュのいずれにインターフェ
イスしたものを図示してもよい。

【００３５】基本的には、このメモリ特性タグ付け装置
３０２　は、共用メモリ中のデータのページに特性を割
り当てる。好適な実施例においては、各ページは以下の
４つの特性を有するものとする。（１）　可干渉性と非
可干渉性とのいずれか、（２）　キャッシュ可能とキャ
ッシュ不能とのいずれか、（３）　ライトスルー（ＷＴ
）とライトバック（ＷＢ）とのいずれか、（４）　メモ
リ（ＭＥＭ）と入出力（ＩＯ）とのいずれか。

【００３６】図１のＭＰＵ　１０２〜１０８　のいずれ
かがデータラインの読み出しあるいは書き込みをしよう
とする場合、前述のように、メモリアクセスが発生すべ
きであることを示す制御信号が、ＣＰＵ、バスマスター
、あるいはＤＭＡ装置によって、ＭＰシステムのバスネ
ットワーク２０８　のバス上に出力される。コントロー
ラ／インターフェイス１２６　は、この制御信号、詳細
には、Ｗ／Ｒ制御２２６　とＭＥＭ／ＩＯ制御２２８　
とを含む制御信号を検出する。

【００３７】次に、バスコントローラ／インターフェイ
ス１２６　は検索サイクルを生成する。しかし、この好
適な実施例では、検索制御３０６　により示すように、
検索ストローブがメモリタグ付け装置３０２　にのみ送
られる。その結果、メモリ特性タグ付け装置３０２　は
、メモリアクセスの発生が間近であることが知らされる
。

【００３８】したがって、メモリ特性タグ付け装置３０
２　は、バス３０８　に示すように、バスネットワーク
２０８　からそのメモリアクセスのアドレスを読み出す
。メモリ特性タグ付け装置３０２　は次に、そのアドレ
スに対応するデータからなるメモリページを判定し、こ
の特定のメモリページに割り当てられた特性を取り出す
。このメモリページを記述する特性は、以下に詳細に説
明するように、性能を最適化するために用いることがで
きる。

【００３９】この特性は、メモリ特性タグ付け装置３０
２　内に設けられた従来のルックアップテーブルに格納
し、またそこから取り出すことができる。この特性は、
メモリ特性タグ付け装置３０２　をプログラムすること
により、ＭＰシステムのパワーオン又は初期化の間に設
定可能である。

【００４０】取り出されるメモリページに対して割り当
てられた特性の１つは、このメモリページが可干渉性で
あるか可干渉性でないかのいずれかとなる。以下の論議
は、上述の概念に焦点を合わせたものである。

【００４１】図１の従来のＭＰシステムにおいて、ＭＰ
Ｕ　１０２〜１０８　のそれぞれは、対応する専用メモ
リスペースを主メモリ１１０　内に有する。つまり、Ｍ
ＰＵ　１０２〜１０８　のそれぞれは、他のいかなるＭ
ＰＵ、バスマスター、ＤＭＡ装置あるいはメモリのユー
ザーにも用いられないメモリスペースを有する。

【００４２】この専用のメモリスペースは通常、ＵＮＩ
Ｘオペレーティングシステムの性質に起因するソフトウ
エア省略時解釈の結果として生じる。更に、これらの専
用スペースの容量は、ＵＮＩＸオペレーティングシステ
ムの実施態様によって決まる。これらの専用メモリスペ
ースに記憶された情報には、例えば、双対プロセッサの
状態が含まれる。特に、ＣＰＵ　１２８〜１３４　のい
ずれかが双対プロセッサを有し、そのＣＰＵが割り込み
を受ける場合には、そのＣＰＵは、割り込みから元の状
態に戻った際に適正な動作を再開するために、双対プロ
セッサの状態を退避させなければならない。

【００４３】ＭＰＵ　１０２〜１０８　のいずれかがそ
の私用スペースにアクセスする場合に、検索サイクルが
実行される。他のＭＰＵは一時的に妨害される。それら
は自己の命令セットの実行を続けるかわりに、検索サイ
クルを発生させるように強制される。これら他のＭＰＵ
は、それらに関連する（オンチップ、私用又は共用の）
キャッシュが関連するデータラインを持っていなくても
時間を浪費してしまう、ということは注目に値する。

【００４４】本発明では、メモリ特性タグ付け装置３０
２　は、とりわけ、バス３０８　上のアドレスに対応す
るデータが可干渉性であるかないかを指定する。つまり
、このメモリ特性タグ付け装置３０２　は、データがそ
の関連するキャッシュに専用のものであるのか、あるい
は他のＭＰＵによって共用されるものであるのかを示す
。

【００４５】アクセスが、キャッシュに関連するＣＰＵ
の専用メモリスペースに対するものである場合、メモリ
特性タグ付け装置３０２　は、他の無関係なＭＰＵが検
索ストローブを受信することのないよう、検索サイクル
をマスクする。しかし、このメモリアクセスが、そのキ
ャッシュに関連するＣＰＵの専用メモリスペースに対す
るものでない場合には、図３に検索制御３１０　で示す
ように、バスネットワーク２０８上で検索サイクルが発
生する。このように、ＣＰＵが不必要な検索サイクルに
より妨害されるということがないため、性能が向上する
。

【００４６】この好適な実施例におけるメモリのページ
に割り当てられたもう１つの特性は、各メモリページが
キャッシュ可能であるか又はキャッシュ不能であるかの
いずれかである。この情報をキャッシュ１１６　に関し
て局所的に利用可能とすることにより、バスネットワー
ク２０８　上の検索サイクルの数が最小限とされる。メ
モリ特性タグ付け装置３０２　は、メモリ読み出しを検
出すると、この情報を取り出し、それをキャッシュ使用
可能／使用不能（「ＫＥＮ」としても知られる）制御３
１４　を介してその対応するキャッシュ１１６　に送る
。以下の説明は上述のキャッシュ能力の概念に焦点を合
わせたものである。

【００４７】図１のｎ個のＭＰＵ　１０２〜１０８　は
通常、８、１６、あるいは３２データビットのデータラ
インを読み出す。しかし、キャッシュ　１１２〜１２０
　は一般により大きな、例えば２倍、３倍あるいは４倍
大きいデータラインを有する。キャッシュ使用可能／使
用不能制御３１４は、（オンチップ又は外部の）キャッ
シュ１１６　に対し、そのキャッシュ１１６　に新しい
データラインをロードすることが性能の点から有益であ
るかどうかを示す方法である。

【００４８】あるデータラインがキャッシュ可能である
かないかの判断は、ＭＰシステムの設計に左右されると
ころが大きい。例えば、多くのＭＰシステムにおいて、
ＣＰＵが主メモリからの読み出しを行っている場合、そ
のデータラインはおそらくキャッシュされる。しかし、
多くのＭＰシステムにおいて、データバッファやリモー
トキャッシュから読み出しが行われている場合、そのデ
ータラインはおそらくキャッシュされない。これはこの
データは絶えず変化しており、したがって多数の検索サ
イクルを要するためである。

【００４９】上述のように、データのキャッシュ可能性
を含む特性は、メモリ特性タグ付け装置３０２　をプロ
グラムすることにより、ＭＰシステムのパワーオン中に
設定することができる。メモリ内におけるどのアドレス
指定領域が絶えず変更を受け、どのアドレス指定領域が
そうでないかということは知られている。頻繁に変更を
受けることのないメモリのアドレス指定領域がキャッシ
ュ可能であるものとして指定されるのに対し、頻繁に変
更される領域にはその指定は行われない。

【００５０】この好適な実施例におけるメモリに割り当
てられるもう１つの特性は、メモリページが、ライトス
ルー（ＷＴ）として取り扱われるべきかあるいはライト
バック（ＷＢ）として取り扱われるべきかということで
ある。この情報をキャッシュ１１６　に関して局所的に
利用可能とすることにより、バスネットワーク２０８　
上の対話や検索サイクルの数が最小限となる。メモリ特
性タグ付け装置３０２　は、ＭＥＭ／ＩＯ制御３１８　
を介したメモリアクセスを検出するとこの情報を取り出
し、それをその対応するキャッシュ１１６　にＷＴ／Ｗ
Ｂ制御３１６　を介して送る。以下の説明では上述の概
念に焦点を合わせる。

【００５１】キャッシュ１１６　を含むライトバック（
ＷＢ）型の従来のキャッシュのほとんどは、ライトバッ
ク／ライトスルー（ＷＢ／ＷＴ）入力として知られる入
力を有する。この入力はキャッシュ１１６　をＷＴ様式
にて用いることを可能とする。大部分のキャッシュのタ
イミングチャートを考慮すると、ＷＢ／ＷＴ入力が、キ
ャッシュ１１６　が使用可能とされたときにキャッシュ
１１６　によって考慮されるものであることは明らかで
ある。

【００５２】この好適な実施例において、このＷＢ／Ｗ
Ｔ入力は、広い意味では、キャッシュ１１６　をＷＢ型
からＷＴ型に変換するのには用いられない。このＷＢ／
ＷＴ入力は、データラインをライトバック型としてタグ
付けすべきか、それともライトスルー型としてタグ付け
すべきかをキャッシュ１１６　に知らせるのに用いられ
る。したがって、この実施例のキャッシュ１１６　は、
メモリ特性タグ付け装置３０２　からの信号に応じて、
データラインのあるものをライトバック的に取り扱い、
他のものをライトスルー的に取り扱うことができる。

【００５３】この好適な実施例におけるＷＴ／ＷＢ特性
の結果として、数多くの利点が考えられる。図３を参照
すると、データラインが１つ以上のキャッシュによって
共用される場合、このデータラインは可干渉性を維持す
るためにライトスルーラインとしてタグ付けすることが
できる。しかし、これと対照的に、データラインが例え
ばキャッシュ１１６　の専用として所有される（専用ス
ペース）場合、この好適な実施例では、そのデータライ
ンをメモリ特性タグ付け装置３０２　によってライトバ
ック型としてタグ付けする。これにより、バスネットワ
ーク２０８　上の検索サイクルの数及び対話の数が最小
限となる。

【００５４】更に、従来、メモリアドレスには、検索サ
イクルのための制御ラインのような、キャッシュの可干
渉性のためのサポートを有さない工業規格バス上の記憶
場所に対応するものがある。このようなバスの１つに拡
張工業規格アーキテクチャ（ＥＩＳＡ）バスがある。例
えば、ＥＩＳＡ上のビデオメモリは、特定のアドレスに
位置してビデオメモリを構成する。このようなバス上の
ＩＯカード上のメモリを他のキャッシュのメモリと可干
渉に維持するため、この好適な実施例では、キャッシュ
の可干渉性のためのサポートを有さないかかるバスから
データラインが読み出される際、そのデータラインをラ
イトスルーラインとしてタグ付けする。この好適な実施
例のメモリ特性タグ付け装置３０２　によってメモリに
割り当てられる別の特性は、データのメモリページが、
ＩＯ装置とメモリとのいずれに対応するのかということ
である。以下の説明は、上述の概念に焦点を合わせたも
のである。

【００５５】この特性が、ＭＰシステム中にメモリのペ
ージを記述するだけでなく、性能を向上させるために単
一のプロセッサ（ＳＰ）システム中にもメモリのページ
を記述することができる、ということに注目すべきであ
る。基本的に、メモリ特性タグ付け装置３０２　による
この特性の割り当てによって、ｎ個のＭＰＵ　１０２〜
１０８　中のソフトウエアオーバーヘッドが低減され、
これによりｎ個のＭＰＵ　１０２〜１０８の速度が増す
。

【００５６】この概念を理解するため、このｎ個のＭＰ
Ｕ　１０２〜１０８　によって多数の異なる種類の命令
を実行することができることを理解することが重要であ
る。特に、このｎ個のＭＰＵ　１０２〜１０８　のいず
れかが「ＩＮＴＥＬ」ファミリーである場合、それらは
多数の異なる種類のメモリ命令を実行してフレキシビリ
ティと汎用性とを提供することができる。

【００５７】しかし、ＩＯ命令に関しては、ＭＰＵには
一般に制約がある。例えば、「ＩＮＴＥＬ」のＭＰＵに
はごく少ない種類のＩＯ命令しかない。更に、これらの
ＩＯ命令は、機能の範囲及び性能に関して非常に制限さ
れたものである。

【００５８】すなわち、ＭＰＵの内部レジスタは、まず
ＩＯ命令を実行するために操作されねばならず、これに
よってこれらの命令の実行が非常に遅くなる。その理由
の１つには、多くのＩＯカードが、例えばＩＯカード上
の１６ビットレジスタのために各アクセスについて１６
ビットを必要とするということがある。したがって、「
ＩＮＴＥＬ」ファミリーのＭＰＵでは、各ＭＰＵはまず
２つの８ビットレジスタのデータを退避させなければな
らない。次にＭＰＵは、これらの２つのレジスタを組み
合わせなければならない。最後に、ＭＰＵは、ＩＯ命令
を実行しなければならず、これは他の命令に比べて比較
的長い時間を消費する。したがって、多量のソフトウエ
アオーバーヘッドが存在し、その結果、性能劣化が生じ
る。

【００５９】更に、例えばハードディスクドライブコン
トローラ等を含む市販品として入手可能な多くのサブシ
ステム及びＩＯカードは、ＩＯアドレス指定スペースに
のみマッピングされたメモリレジスタを有している。こ
れらのサブシステム及びＩＯカードは、低速のＩＯ命令
を実行することによってのみアクセスすることができる
ものであり、このため、そのＩＯ命令がほとんどのＭＰ
システムにおいて不可欠なものとなっている。

【００６０】この好適な実施例は、ｎ個のＭＰＵ　１０
２〜１０８　のいずれにもＩＯ命令を実行させることな
くＩＯアクセスを実施するものである。このｎ個のＭＰ
Ｕ　１０２〜１０８からのアドレスは、メモリ特性タグ
付け装置３０２　によって受信され、メモリアドレス及
びＩＯアドレスのいずれかに変換される。

【００６１】「ＩＮＴＥＬ」８０３８６及び８０４８６
ＭＰＵ上には、例えば、アドレスがメモリとＩＯポート
とのいずれに対するものであるかを示す制御定義出力（
ＭＥＭ／ＩＯ）がある。

【００６２】図３に示す好適な実施例において、アドレ
スが、矢印３０８　に示すように、メモリ特性タグ付け
装置３０２　によって取り出される。更に、キャッシュ
１１６　が、ＭＥＭ／ＩＯ（オリジナル）制御３１８　
に示すように、このアドレスがメモリアドレスであると
の記号が付けられているか、それともＩＯアドレスであ
るとの記号が付けられているかをメモリ特性タグ付け装
置３０２　に示す。キャッシュ１１６　が、図１のキャ
ッシュ１１２　や１１４　のようなオンチップキャッシ
ュと、図１の１１６　、１１８　あるいは１２０　のよ
うな外部キャッシュとのいずれともすることができる、
ということは注目すべき点である。

【００６３】次に、メモリ特性タグ付け装置３０２　は
、このアドレスがメモリアドレスのままにとどまるべき
か、あるいはＩＯアドレスに変換されるべきかの最終判
断を行う。（変更された）ＭＥＭ／ＩＯを介して、メモ
リ特性タグ付け装置３０２　は、このアドレスをメモリ
アドレスあるいはＩＯアドレスのいずれかとして取り扱
うようバスネットワーク２０８　に命令する。

【００６４】図４はこの好適な実施例のメモリ特性タグ
付け装置３０２　の低レベルのブロック図を示す。メモ
リ特性タグ付け装置３０２　は、スタティックランダム
アクセスメモリ（ＳＲＡＭ；６４Ｋｂ×４）と、論理回
路４０４　と、論理回路４０６　とからなる。論理回路
４０４，４０６　は、従来のプログラマブルアレーロジ
ック（ＰＡＬ）等を介して実施することができる。

【００６５】この好適な実施例では、共用メモリは、６
４キロバイト（Ｋｂ）のメモリ記憶容量を有するページ
に細分される。しかし、いくつかの理由から、この発明
を実施するのに最適なページサイズは４Ｋｂであること
がわかっている。第１に、「ＩＮＴＥＬ」ファミリーの
マイクロプロセッサの本来のページサイズは４Ｋｂであ
る。第２に、ＡＴ＆Ｔ／３８６ＵＮＩＸのベースソース
ページサイズは４Ｋｂである。つまり、ＵＮＩＸオペレ
ーティングシステムが新しい処理を発生するとき、メモ
リは４Ｋｂの増分で割り当てられる。

【００６６】しかし、本発明の好適な実施例において、
メモリ特性タグ付け装置３０２　は、メモリを６４Ｋｂ
ごとに特徴付けする。これは、現在利用可能なＳＲＡＭ
技術においてこのサイズが要求されるためである。ＳＲ
ＡＭ技術が高性能システムの要求条件に追いついた場合
、このメモリ特性タグ付け装置３０２　のページサイズ
を４Ｋｂに調整しなければならない。

【００６７】メモリを６４Ｋｂの増分に分割することか
ら３つの大きな影響が生じる。第１に、メモリ特性タグ
付け装置３０２　がより複雑となる。第２に、メモリ特
性タグ付け装置３０２　のオーバーヘッドが増える。第
３に、性能が多少犠牲になる。例えば、ある４Ｋｂのペ
ージについては、その特性に関して最も性能の低いオプ
ションを選択しなければならない。これは、それらが、
６４Ｋｂのページ内の他の４Ｋｂのページに関連してい
るためである。

【００６８】図４において、各々の６４Ｋｂのページは
、この好適な実施例ではわずか４データビットによって
特徴付けされる。この４データビットは次の通りである
。（１）可干渉性（可干渉／非可干渉）ビット、（２）　
キャッシュ可能性（キャッシュ使用可能／使用不能）ビ
ット、（３）　ライトスルー／ライトバック（ＷＴ／Ｗ
Ｂ）ビット、及び（４）　メモリ／入出力（ＭＥＭ／Ｉ
Ｏ）ビットである。

【００６９】図示するように、これらの４データビット
は、ＭＰシステムのパワーオンあるいは初期化の間に、
データバス４０８　及びアドレスバス３０８　を介して
主メモリ１１０からＳＲＡＭ４０２　にプログラムされ
る。このＳＲＡＭ　４０２は６４Ｋｂ×４ビットである
。

【００７０】動作時に、この４データビットは、バスネ
ットワーク２０８　からのアドレスバス３０８　上のア
ドレスに応じて出力される。この４データビットは、Ｓ
ＲＡＭ４０２　から、可干渉性制御４１０　、キャッシ
ュ可能性制御３１４　、ＷＴ／ＷＢ制御３１６　及びＭ
ＥＭ／ＩＯ制御３１０　にそれぞれ出力される。

【００７１】バスコントローラ／インターフェイス１２
６　からの検索制御３０６　上のいかなる検索ストロー
ブも、論理回路４０４　において可干渉性制御４１０　
上の可干渉性ビットに組み合わされる。この可干渉性ビ
ットは、上記にて詳述したように、データページがロー
カルプロセッサの私用記憶領域にある場合に、バスコン
トローラ／インターフェイス１２６　から検索サイクル
をマスクする働きをする。

【００７２】更に、論理回路４０６　は、ＭＥＭ／ＩＯ
制御３１８　上のＭＥＭ／ＩＯ定義制御信号（オリジナ
ル）を、ＭＥＭ／ＩＯ制御４１２上のＭＥＭ／ＩＯビッ
トに組み合わせる。このＭＥＭ／ＩＯビットは、メモリ
アクセスをＩＯアクセスに選択的に変換する働きをする
。その結果として、変換が行われると、ＭＰシステムの
他の部分には、実際のより高速なメモリ命令ではなく、
ＩＯ命令がＭＰＵによって実行されたものと知覚される
。

【００７３】この好適な実施例では、各キャッシュ１１
６　につき１つのメモリ特性タグ付け装置３０２　が必
要であるが、本発明は、１対１以下の対応で実施するこ
とができる。つまり、本発明は、キャッシュが同一バス
上にある場合には、１つのメモリ特性タグ付け装置３０
２　が１つ以上のキャッシュにサービスを行うように実
施することができる。また、１つのキャッシュが１つ以
上のＭＰＵにサービスを行うことも可能であるというこ
とは注目に値する。

【００７４】しかし、前述の派生的な実施例には欠点が
ある。これら派生的な実施例では、各キャッシュに対し
て１つのメモリ特性タグ付け装置３０２　がある場合よ
りも検索サイクルが多くなる。この主たる理由は、メモ
リ特性タグ付け装置３０２　のメモリマップが、より拡
張的であり、精度が低くなければならないということで
ある。つまり、１つ以上のキャッシュ、そして恐らくは
１つ以上のプロセッサの特性を組み合わせて共通にマッ
ピングを行わなければならない。本発明の主たる目的は
、情報を個別化し、それをキャッシュやＭＰＵにとって
局所的に使用可能なものとすることである。

【００７５】本発明は好適な実施例に限定されるもので
はなく、上記の例は単に説明を目的とするものに過ぎな
い、ということは理解されるべきである。したがって、
本発明の範囲は、図面及び発明の詳細な説明によって定
義される、特許請求の範囲における記載から解釈される
べきである。

【００７６】

【発明の効果】本発明は上述のように構成したので、多
重プロセッサ（ＭＰ）システムにおける可干渉性を維持
すると共にキャッシュに対する必要な検索サイクル数を
最小限にすることが出来る。これにより、キャッシュに
対する割り込み、及びバス上のトラフィックを減少させ
ると共にＭＰシステムのデータ処理及びスループットを
最適化することができ、またＭＰシステム中で動作可能
なプロセッサ数を増加させることができる。

【図面の簡単な説明】

【図１】多重バス（バスネットワーク）と、オンチップ
キャッシュ及び／又は外部キャッシュを含む様々なキャ
ッシュとを備えた従来の多重プロセッサ（ＭＰ）システ
ムを示すブロック図である。

【図２】図１のＭＰシステムにおいて、適切なデータ転
送の実行、及びデータの可干渉性の保証のためにデータ
転送中に発生するアドレス、データ、及び制御信号の従
来の流れを示すブロック図である。

【図３】ＭＰシステムのキャッシュへのメモリ特徴タグ
付け装置のインターフェイスを含む本発明の好適な実施
例を示すブロック図である。

【図４】図３に示す本発明の好適な実施例であるメモリ
特性タグ付け装置の低レベルのブロック図である。

【符号の説明】１１０　　　　　　　主メモリ１１６〜１２０　　外部キャッシュ２０８　　　　　　　バスネットワーク３０２　　　　
　　　メモリ特性タグ付け装置４０２　　　　　　　Ｓ
ＲＡＭ４０４　　　　　　　論理回路

Claims

【特許請求の範囲】

【請求項１】データ処理及びスループットを最適化する
ために共用メモリ及びバスネットワークを備えた多重プ
ロセッサシステムにおける１つ以上のキャッシュへの割
り込みを最小限にするためのシステムであって、このシ
ステムが、１つ以上のマイクロプロセッサ及び前記バス
ネットワークのバスと連絡する１つ以上のキャッシュと
、前記１つ以上のキャッシュ及び前記バスに連絡するメ
モリ特性タグ付け装置とよりなり、このメモリ特性タグ
付け装置が、前記バスからアドレスを読み出す第１の手
段と、前記アドレスに対応するメモリスペースが前記１
つ以上のマイクロプロセッサに対して共用であるのか又
は専用であるのかを特定する第２の手段と、前記メモリ
スペースが前記１つ以上のマイクロプロセッサに対して
専用である場合に前記バス上でのいかなる検索サイクル
の発生をも防止する第３の手段とを有することを特徴と
する、メモリページ特性タグ付けシステム。