JPH01109425A - Fifoメモリ - Google Patents
FifoメモリInfo
- Publication number
- JPH01109425A JPH01109425A JP62267795A JP26779587A JPH01109425A JP H01109425 A JPH01109425 A JP H01109425A JP 62267795 A JP62267795 A JP 62267795A JP 26779587 A JP26779587 A JP 26779587A JP H01109425 A JPH01109425 A JP H01109425A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- signal
- data
- fifo memory
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はアクセス許可信号を出力するFIFOメモリに
関する。 〔従来の技術〕 従来、FIFOメモリのアクセス許可信号はFIFOメ
モリの入力端を例にとると、FIFOメモリの入力段の
データラッチの有効データの有無で作られていた。 第4図はその具体例を示すブロック図である。 この例においては、FIFOメモリは3段のデータラッ
チ201.202.203から構成されている。 フリップフロップ204.205.206はそれぞれデ
ータラッチ201.202.203に有効データがラッ
チされているか否かを示すフリップフロップである。初
期状態においてフリップフロップ204.205.20
6は全て0の状態にある。この状態においてデータラッ
チ201にデータが書込まれると同時にフリップフロッ
プ204が”1”となる0次のタイミングにおいてはデ
ータラッチ201のデータはデータラッチ202にラッ
チされ、同時にフリップフロップ205が“l”となる
とともにフリップフロップ204が“0”にクリアされ
る。その次のタイミングではデータラッチ202のデー
タはデータラッチ203にラッチされ、フリップフロッ
プ206が”1”にセットされると同時にフリップフロ
ップ205が”0”にクリアされる。フリップフロップ
204は入力段のデータラッチ201にデータがあるか
否かを示しているが、同時にその逆相の信号201がF
IFOメモリの外部に対するアクセスの許可信号となる
。 すなわち、この信号207が“0“の場合はアクセス要
求を示す。 〔発明が解決しようとする問題点〕 しかしながら、上述したFIFOメモリは、外部にDM
ACを接続した場合にDMAが連続しないという欠点が
ある。 以下、第5図、第6図のタイミング図により説明する。 第5図は既存のDMAの一般的な動作タイミングを示し
ている。一般にDMAの1回のバスアクセスはSl、S
2+ S3.S4と呼ばれる4クロツクを単位として行
なわれる。DMAのライトパルスはクロックS2の立ち
上がりからクロックS4の立ち上がりまでアクティブで
ある。1回のバスアクセスの中で次のバスアクセスを連
続するか否かを判断するのはクロックS4の立ちあがり
でDMAリクエスト信号がアクティブであるか否かで判
断される。もし、DMAリクエスト信号がアクティブで
ない場合はクロックS4の次にStというサイクルに入
り、再びDMAリクエスト信号がアクティブになるのを
待つ。 通常DMAとFIFOメモリをつなぐ場合、DMACに
対するDMAリクエスト信号としてはFIFOメモリの
アクセス許可信号を用いる。この場合のタイミング図を
第6図に示す。 第6図においてDMAリクエスト信号はFIFOメモリ
のアクセス許可信号に相当する。この信号はFIFOメ
モリのアクセス許可信号に相当する。この信号はFIF
Oメモリの入力段のデータ有無を示しているため、DM
Aのライト信号により自動的にインアクティブになる。 DMAのライト信号はクロックS4の立ち上がりまでア
クティブであるため、DMAリクエスト信号はクロック
S4の立ち上がりまではアクナイブにならない。 したがって、クロックS4の立ち上がりで次のDMAを
連続実行するか否かの判断はつねに連続実行しないとい
う判断となる。このため、DMAの副書では必ずStと
いう無駄なサイクルが挿入され、速度性能が落ちるとい
う欠点がある。 〔問題点を解決するための手段〕 本発明のFIFOメモリは、データラッチと、各段のデ
ータラッチに対応して設けられ、当該データラッチに有
効データがラッチされているかどうかを示すフリップフ
ロップと、入力段と次段のフリップフロップの各出力と
、外部からFIFOメモリに対してアクセス中か否かを
示すビジー信号を入力し、入力段のデータラッチに有効
データがラッチされていないことを示し、かつビジー信
号がインアクティブのとき、および次段のデータラッチ
のフリップフロップの出力が次段のデータラッチに有効
データがラッチされていないことを示し、かつビジー信
号がアクティブのときFIFOメモリアクセス許可信号
を出力するアクセス許可信号発生回路とを有している。 〔作 用〕 ビジー信号がアクティブな間はアクセス許可信号は外部
より二度アクセス可能なことを示し、ビジー信号がアク
ティブでない間はアクセス許可信号が外部より一度アク
セス可能なことを示す。
関する。 〔従来の技術〕 従来、FIFOメモリのアクセス許可信号はFIFOメ
モリの入力端を例にとると、FIFOメモリの入力段の
データラッチの有効データの有無で作られていた。 第4図はその具体例を示すブロック図である。 この例においては、FIFOメモリは3段のデータラッ
チ201.202.203から構成されている。 フリップフロップ204.205.206はそれぞれデ
ータラッチ201.202.203に有効データがラッ
チされているか否かを示すフリップフロップである。初
期状態においてフリップフロップ204.205.20
6は全て0の状態にある。この状態においてデータラッ
チ201にデータが書込まれると同時にフリップフロッ
プ204が”1”となる0次のタイミングにおいてはデ
ータラッチ201のデータはデータラッチ202にラッ
チされ、同時にフリップフロップ205が“l”となる
とともにフリップフロップ204が“0”にクリアされ
る。その次のタイミングではデータラッチ202のデー
タはデータラッチ203にラッチされ、フリップフロッ
プ206が”1”にセットされると同時にフリップフロ
ップ205が”0”にクリアされる。フリップフロップ
204は入力段のデータラッチ201にデータがあるか
否かを示しているが、同時にその逆相の信号201がF
IFOメモリの外部に対するアクセスの許可信号となる
。 すなわち、この信号207が“0“の場合はアクセス要
求を示す。 〔発明が解決しようとする問題点〕 しかしながら、上述したFIFOメモリは、外部にDM
ACを接続した場合にDMAが連続しないという欠点が
ある。 以下、第5図、第6図のタイミング図により説明する。 第5図は既存のDMAの一般的な動作タイミングを示し
ている。一般にDMAの1回のバスアクセスはSl、S
2+ S3.S4と呼ばれる4クロツクを単位として行
なわれる。DMAのライトパルスはクロックS2の立ち
上がりからクロックS4の立ち上がりまでアクティブで
ある。1回のバスアクセスの中で次のバスアクセスを連
続するか否かを判断するのはクロックS4の立ちあがり
でDMAリクエスト信号がアクティブであるか否かで判
断される。もし、DMAリクエスト信号がアクティブで
ない場合はクロックS4の次にStというサイクルに入
り、再びDMAリクエスト信号がアクティブになるのを
待つ。 通常DMAとFIFOメモリをつなぐ場合、DMACに
対するDMAリクエスト信号としてはFIFOメモリの
アクセス許可信号を用いる。この場合のタイミング図を
第6図に示す。 第6図においてDMAリクエスト信号はFIFOメモリ
のアクセス許可信号に相当する。この信号はFIFOメ
モリのアクセス許可信号に相当する。この信号はFIF
Oメモリの入力段のデータ有無を示しているため、DM
Aのライト信号により自動的にインアクティブになる。 DMAのライト信号はクロックS4の立ち上がりまでア
クティブであるため、DMAリクエスト信号はクロック
S4の立ち上がりまではアクナイブにならない。 したがって、クロックS4の立ち上がりで次のDMAを
連続実行するか否かの判断はつねに連続実行しないとい
う判断となる。このため、DMAの副書では必ずStと
いう無駄なサイクルが挿入され、速度性能が落ちるとい
う欠点がある。 〔問題点を解決するための手段〕 本発明のFIFOメモリは、データラッチと、各段のデ
ータラッチに対応して設けられ、当該データラッチに有
効データがラッチされているかどうかを示すフリップフ
ロップと、入力段と次段のフリップフロップの各出力と
、外部からFIFOメモリに対してアクセス中か否かを
示すビジー信号を入力し、入力段のデータラッチに有効
データがラッチされていないことを示し、かつビジー信
号がインアクティブのとき、および次段のデータラッチ
のフリップフロップの出力が次段のデータラッチに有効
データがラッチされていないことを示し、かつビジー信
号がアクティブのときFIFOメモリアクセス許可信号
を出力するアクセス許可信号発生回路とを有している。 〔作 用〕 ビジー信号がアクティブな間はアクセス許可信号は外部
より二度アクセス可能なことを示し、ビジー信号がアク
ティブでない間はアクセス許可信号が外部より一度アク
セス可能なことを示す。
次に、本発明の実施例について図面を参照して説明する
。 第1図は本発明のFIFOメモリの第1の実施例のブd
ツク図、第2図はそのタイミング図である。 本実施例は、3段のデータラッチ101.102.10
3゜と、各データラッチ101.102.103に有効
データがラッチされているか否かを示すフリップフロッ
プ104、105.106と、アクセス許可信号発生回
路107とから構成されている。フリップフロップ10
4〜106の出力が”0”の場合は有効データが無いこ
とを示し、”1”であれば有効データがあることを示す
、アクセス許可信号発生回路107はフリップフロップ
104.105の出力と、ビジー信号108(”l”が
ビジーであること、すなわち外部からFIFOメモリに
対してアクセス中であることを示し、”0”であれば外
部からアクセス中でないことを示す)を入力し、FIF
Oメモリに対するアクセス許可信号109(”l”がア
クセス許可を示し、”0”がアクセス不可を示す)を出
力する。 次に、本実施例の動作を第2図のタイミング図により説
明する。初期状態においてフリップフロップ104.1
05の出力は”0“である。さらにビジー信号108も
インアクティブである。このため、アクセス許可信号発
生回路107はアクティブとなり、アクセス許可信号1
09として”l”を出力する。この後DMACからビジ
ー信号108が入力され、DMAのライトに伴い、デー
タラッチ101に有効データが書込まれると同時にフリ
ップフロップ104の出力は”l”となるが、アクセス
許可信号発生回路107はビジー信号108がアクティ
ブであるのでフリップフロップ105の出力が”0”で
あることより依然としてアクセス許可信号109をアク
ティブに保つ。このため、DMACはクロックS4の立
ち上がりでアクセス許可信号109をサンプルし、アク
ティブであることからひきつづきDMAを連続させる。 次のDMAサイクルにおいてはデータラッチ101のデ
ータはデータラッチ102にラッチされ、それと同時に
フリップフロップ105の出力が“1”となり、フリッ
プフロップ104の出力が”0”となる。このタイミン
グにおいてアクセス許可信号109はインアクティブと
なる。次のDMAサイクルにおいてDMACはクロック
S、の立ち上がりにおいてアクセス許可信号109がイ
ンアクティブであることをサンプルし、DMAを終了す
る。このように1回目のバスサイクルにおいては、アク
セス許可信号109が”l”を保ちつづけるため、DM
ACは次のDMAサイクルにおいてバスをあけわたすこ
となくDMAを連続させるので高速なデータ転送が可能
となる。 第3図は本発明のFIFOメモリの第2の実施例のブロ
ック図である。 本実施例では、FIFOメモリからの読出しアクセスに
対してのアクセス許可信号112をアクセス許可信号発
生回路110で作っている。すなわち、ビジー信号11
1がアクティブでない場合は出力段のデータラッチ10
3にデータが有れば、アクセス許可信号112をアクテ
ィブとし、ビジー信号111がアクティブであると、出
力段より1つ前の段のデータが有効であるときアクセス
許可信号112をアクティブとしている。この場合のD
MACによる読出し動作は第1の実施例と同じであり、
1回目のDMAサイクルではアクセス許可信号112が
“l”を保つので、2回目のDMAサイクルと連続する
ため、FIFOメモリのデータ読出し動作が高速になる
。 〔発明の効果〕 以上説明したように本発明は、外部よりアクセス中であ
ることを示すビジー信号を入力とし、ビジー信号がアク
ティブな間、アクセス許可信号が外部より二度アクセス
可能なことを示すことにより、FIFOメモリとDMA
Cを用いてデータ転送を行なう場合のDMAのサイクル
が連続するのでデータ転送が高速に行なわれるという効
果がある。
。 第1図は本発明のFIFOメモリの第1の実施例のブd
ツク図、第2図はそのタイミング図である。 本実施例は、3段のデータラッチ101.102.10
3゜と、各データラッチ101.102.103に有効
データがラッチされているか否かを示すフリップフロッ
プ104、105.106と、アクセス許可信号発生回
路107とから構成されている。フリップフロップ10
4〜106の出力が”0”の場合は有効データが無いこ
とを示し、”1”であれば有効データがあることを示す
、アクセス許可信号発生回路107はフリップフロップ
104.105の出力と、ビジー信号108(”l”が
ビジーであること、すなわち外部からFIFOメモリに
対してアクセス中であることを示し、”0”であれば外
部からアクセス中でないことを示す)を入力し、FIF
Oメモリに対するアクセス許可信号109(”l”がア
クセス許可を示し、”0”がアクセス不可を示す)を出
力する。 次に、本実施例の動作を第2図のタイミング図により説
明する。初期状態においてフリップフロップ104.1
05の出力は”0“である。さらにビジー信号108も
インアクティブである。このため、アクセス許可信号発
生回路107はアクティブとなり、アクセス許可信号1
09として”l”を出力する。この後DMACからビジ
ー信号108が入力され、DMAのライトに伴い、デー
タラッチ101に有効データが書込まれると同時にフリ
ップフロップ104の出力は”l”となるが、アクセス
許可信号発生回路107はビジー信号108がアクティ
ブであるのでフリップフロップ105の出力が”0”で
あることより依然としてアクセス許可信号109をアク
ティブに保つ。このため、DMACはクロックS4の立
ち上がりでアクセス許可信号109をサンプルし、アク
ティブであることからひきつづきDMAを連続させる。 次のDMAサイクルにおいてはデータラッチ101のデ
ータはデータラッチ102にラッチされ、それと同時に
フリップフロップ105の出力が“1”となり、フリッ
プフロップ104の出力が”0”となる。このタイミン
グにおいてアクセス許可信号109はインアクティブと
なる。次のDMAサイクルにおいてDMACはクロック
S、の立ち上がりにおいてアクセス許可信号109がイ
ンアクティブであることをサンプルし、DMAを終了す
る。このように1回目のバスサイクルにおいては、アク
セス許可信号109が”l”を保ちつづけるため、DM
ACは次のDMAサイクルにおいてバスをあけわたすこ
となくDMAを連続させるので高速なデータ転送が可能
となる。 第3図は本発明のFIFOメモリの第2の実施例のブロ
ック図である。 本実施例では、FIFOメモリからの読出しアクセスに
対してのアクセス許可信号112をアクセス許可信号発
生回路110で作っている。すなわち、ビジー信号11
1がアクティブでない場合は出力段のデータラッチ10
3にデータが有れば、アクセス許可信号112をアクテ
ィブとし、ビジー信号111がアクティブであると、出
力段より1つ前の段のデータが有効であるときアクセス
許可信号112をアクティブとしている。この場合のD
MACによる読出し動作は第1の実施例と同じであり、
1回目のDMAサイクルではアクセス許可信号112が
“l”を保つので、2回目のDMAサイクルと連続する
ため、FIFOメモリのデータ読出し動作が高速になる
。 〔発明の効果〕 以上説明したように本発明は、外部よりアクセス中であ
ることを示すビジー信号を入力とし、ビジー信号がアク
ティブな間、アクセス許可信号が外部より二度アクセス
可能なことを示すことにより、FIFOメモリとDMA
Cを用いてデータ転送を行なう場合のDMAのサイクル
が連続するのでデータ転送が高速に行なわれるという効
果がある。
第1図、第3図はそれぞれ本発明のFIFOメモリの第
1、第2の実施例のブロック図、第2図は第1の実施例
のタイミング図、第4図は従来例のブロック図、第5図
はDMAの一般的な動作タイミング図、第6図は従来の
FIFOメモリアクセス信号によるDMAのタイミング
図である。 101、102.103・・・・・・データラッチ、1
04、105.106・・・・・・フリップフロップ、
107、110・・・・・・・・・・・・アクセス許可
信号発生回路、108、111・・・・・・・・・・・
・ビジー信号、109、112・・・・・・・・・・・
・アクセス許可信号。
1、第2の実施例のブロック図、第2図は第1の実施例
のタイミング図、第4図は従来例のブロック図、第5図
はDMAの一般的な動作タイミング図、第6図は従来の
FIFOメモリアクセス信号によるDMAのタイミング
図である。 101、102.103・・・・・・データラッチ、1
04、105.106・・・・・・フリップフロップ、
107、110・・・・・・・・・・・・アクセス許可
信号発生回路、108、111・・・・・・・・・・・
・ビジー信号、109、112・・・・・・・・・・・
・アクセス許可信号。
Claims (1)
- 【特許請求の範囲】 FIFOメモリであって、 データラッチと、 各段のデータラッチに対応して設けられ、当該データラ
ッチに有効データがラッチされているかどうかを示すフ
リップフロップと、 入力段と次段のフリップフロップの各出力と、外部から
FIFOメモリに対してアクセス中か否かを示すビジー
信号を入力し、入力段のデータラッチに有効データがラ
ッチされていないことを示し、かつビジー信号がインア
クティブのとき、および次段のデータラッチのフリップ
フロップの出力が次段のデータラッチに有効データがラ
ッチされていないことを示し、かつビジー信号がアクテ
ィブのときFIFOメモリアクセス許可信号を出力する
アクセス許可信号発生回路とを有するFIFOメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62267795A JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Fifoメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62267795A JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Fifoメモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01109425A true JPH01109425A (ja) | 1989-04-26 |
JPH0551931B2 JPH0551931B2 (ja) | 1993-08-04 |
Family
ID=17449699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62267795A Granted JPH01109425A (ja) | 1987-10-22 | 1987-10-22 | Fifoメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01109425A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04309148A (ja) * | 1991-04-08 | 1992-10-30 | Nec Ibaraki Ltd | メモリ制御回路 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4769020B2 (ja) * | 2005-05-20 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | インターフェース回路及び光ディスク装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60225935A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 先入れ先出しバツフア制御装置 |
-
1987
- 1987-10-22 JP JP62267795A patent/JPH01109425A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60225935A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 先入れ先出しバツフア制御装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04309148A (ja) * | 1991-04-08 | 1992-10-30 | Nec Ibaraki Ltd | メモリ制御回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH0551931B2 (ja) | 1993-08-04 |
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