JPH0434382A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体試験装置に係り、特にＴＴＬ。

ＣＭＯ５，ＮＭＯ８，ＰＭＯ８，ＢＩ−ＣＭＯ８等の非
終端を原則としたデバイスの試験に好適な半導体試験装
置に関する。

〔従来の技術〕

従来の半導体試験装置は電子情報通信学会技術研究報告
第１８９巻、第３４８号、Ｉ　ＣＤ８９−１７０　（１
９８９年）の第５１頁から第５８頁に記載されているよ
うに、伝送線を駆動しないことを前提にして設計された
終端抵抗を用いないＴＴＬやＣＭＯＳデバイスとピンエ
レクトロニクス間の波形特性すなわち被試験素子からの
応答波形の多重反射によるリンギング波形を試験装置に
標準装備されているダイナミックロードから電流注入し
て取り除き、これによりリンギング波形による誤判定を
防止していた。

〔発明が解決しようとする課題〕

上記従来技術はダイオードブリッジと定電流源で構成さ
れたダイナミックロードを用いているため電流注入して
いない期間にはダイナミックロード内部で電流を消費す
ることになる。しかし標準的なテスタでは被試験素子と
ピンエレクトロニクス間の伝送線の特性インピーダンス
が５０Ωであり、被試験素子の出力振幅が５■で出力イ
ンピーダンスが１０Ωとすると、リンギング波形の最初
のアンダーシュートの大きさが４ｖとなるが、これを打
ち消すためには特性インピーダンスが５０Ωであるので
８０ｍ　Ａの電流を注入する必要がある。そのため近年
の多ピンテスタではダイナミックロードの消費電力の増
大とそれに伴う温度上昇を抑えるための冷却装置の強化
が必要となることからテスタの価格が高価となる問題が
あった。

本発明の目的は被試験素子とピンエレクトロニクス間の
伝送線で被試験素子からの応答波形が多重反射して試験
精度を劣化させるのを防止できる消費電力の少ない多重
反射防止回路を装備した半導体試験装置を提供すること
にある。

〔課題を解決するための手段〕

上記目的を達成するために１本発明の半導体試験装置は
ピンエレクトロニクス内のアナログコンパレータの入力
端近傍に抵抗とダイオードと定電圧源から成るなどの多
重反射防止回路を設けるようにしたものである。

〔作　用〕

上記半導体試験装置の多重反射防止回路の抵抗どダイオ
ードのオン抵抗の直列抵抗値をピンエレクトロニクスと
被試験素子間を接続する伝送線の特性インピーダンスと
等しくするのが好ましく、多重反射防止回路の定電圧源
の電位を被試験素子の出力電圧にほぼ等しくすることに
より、反射波成分についてのみ整合をとり多重反射を防
止することができ、これにより被試験素子からの出力波
形の正確なタイミング測定が可能となる。

〔実施例〕

以下に本発明の実施例を第１図から第６図により説明す
る。

第１図は本発明による半導体試験装置の一実施例を示す
ブロック図である。第１図において、半導体試験装置は
タイミング発生器１０と、パターン発生器１１と、波形
フォーマツタ１２と、ディジタルコンパレータ１３と、
ドライバ１４と、アナログコンパレータ１５と、ドライ
バ１４およびアナログコンパレータ１５と被試験素子１
７を電気的に接続する伝送線１６と、アナログコンパレ
ータ１５の近傍に設けられる抵抗１８とダイオード１９
と定電圧源２０を直列に接続して構成した多重反射防止
回路２１とから成る。

上記構成で、タイミング発生器１０で作成されたタイミ
ング信号１０ａとパターン発生器１１で作成されたテス
トパターンｌｌａとは波形フォーマツタ１２で合成され
、その出力はドライバ１４を介して試験波形１４ａとな
って伝送線１６により被試験素子１７に与えられる。こ
の試験波形１４ａの応答としての被試験素子１７からの
出力信号１７ａをアナログコンパレータ１５で電圧比較
して“Ｑ　７１　　“１″のディジタル値に変換した後
に、ディジタルコンパレータ１３によりパターン発生器
１１で作成した良品素子の応答である期待値ｔｔｂとの
間でタイミング信号１０ｂの示す時刻に比較試験を行う
。このような試験を行うＬＳＩテスタでは論理が正しく
動作するか否かを確認する試験とともに、規定された時
間内に論理回路が応答するか否かを確認する。後者の試
験の時間精度を向上するためにアナログコンパレータ１
５の入力端近傍に抵抗１８とダイオード１９と定電圧源
２０から成る多重反射防止回路２１を設けている。

第２図は第１図の半導体試験装置の被試験素子から受は
取る応答波形図である。第２図のＡは反射ダイアグラム
で横軸は電流Ｉで縦軸は電圧Ｖを示し、第２図のＢは被
試験素子１７の応答波形を示す、第１図の多重反射防止
回路２１の抵抗１８とダイオード１９のオン抵抗の合成
値が伝送線１６の特性インピーダンスＺｏに等しくなる
ように抵抗１８の抵抗値が選ばれている場合について、
第２図により多重反射防止回路２１の動作を次に説明す
る。

第２図において、第２図のＡに示すように多重反射防止
回路２１の電圧電流特性１０１は被試験素子１７のハイ
レベルの出力特性で電流Ｉが零の時の点Ｃで折れ曲がっ
た特性をもつようにあらかじめ定電圧源２０の出力電圧
値が調整されている。したがって多重反射防止回路２１
の特性は電圧値Ｖが被試験素子１７の電流零の電圧値未
満の場合には電流Ｉが零であり、それ以上の電圧値に対
しては傾きがＺｏの直線上を移動するため電流■が流れ
ることになる。ここで第２図のＢに示すように時刻ｔ。

で被試験素子１７の出力信号１７ａがローレベルからハ
イレベルに変化すると、被試験素子端での出力波形１７
ａの電位Ｖは次のようになる。第２図のＡの反射ダイア
グラムにおいて被試験素子１７のローレベルの値である
電圧・電流ともに零の点から伝送ｌ１１６の特性インピ
ーダンス２Ｇの傾きなもつ直線１０２と被試験素子１７
のハイレベルの出力特性１００との交点ａの電位まで上
昇する。したがって第２図のＢの点線で示すように被試
験素子端での出力波形１７ａは時刻ｔｏにおいて電圧Ｖ
、まで上昇する。

この波形１７ａが電気長τ秒の伝送線１６を伝播してい
き多重反射防止回路２１に到達すると、第２図のＡのａ
点から傾き−ＺＯをもつ直線１０３と多重反射防止回路
２１の特性１０１との交点であるｂ点まで多重反射防止
回路２１端での電位Ｖが上昇する。これを多重反射防止
回路２１端で観測すると第２図のＢの実線で示すように
時刻ｔＱ＋τにおいて電圧ｖ２まで上昇する。この波形
１７ｂが反射されて被試験素子端に到達すると、第２図
のＡではｂ点から傾きｚｏをもった直線１０１と被試験
素子１７のハイレベルの出力特性１００の交点である０
点に移動する。

したがって被試験素子端での被試験素子１７の出力波形
１７ａは時刻ｔｏ＋２τにおいて無負荷時の出力電圧Ｖ
ＯＨとなる。この波形１７ａが再度反射され、時刻ｔ、
＋３τにおいて多重反射防止回路２１端での被試験素子
１７の出力波形１７ｂも無負荷時の出力電圧ＶＯ）Ｉと
なる。このとき伝送線１６のあらゆる所の電位がＶＯＨ
に等しくなるため１時刻ｔｏ＋３τ以後には反射現象が
起こらず電位は一定となる。

よって多重反射防止回路２１の近傍に配置されたアナロ
グコンパレータ１５の入力端子での波形も第２図の已に
示した多重反射防止回路端での被試験素子１７の出力波
形１７ｂと等しくなり、したがって被試験素子１７から
の出力波形を電圧比較するアナログコンパレータ１５の
入力端では、被試験素子１７のハイレベル以下となる箇
所が発生せず、立ち上がり波形の正確なタイミング測定
ができる。

第３図は本発明による半導体試験装置の他の実施例を示
すブロック図である。第３図において、第１図と同一符
号は相当部分を示すものとし、第３図の多重反射防止回
路２２を構成するダイオード１９の接続の極性が第１図
の多重反射防止回路２１を構成するダイオード１９の接
続の極性と逆になっている例を示し、その他の構成は第
１図と同様である。

第４図は第３図の半導体試験装置の被試験素子から受は
取る応答波形図である。第４図のＡは反射ダイアグラム
で横軸は電流工で縦軸は電圧Ｖを示し、第４図のＢは被
試験素子１７の応答波形を示す。第３図の多重反射防止
回路２２の抵抗１８とダイオード１９のオン抵抗の合成
値が伝送線１６の特性インピーダンスＺ、に等しくなる
ように抵抗１８の抵抗値が選ばれている場合について、
第４図により多重反射防止回路２２の動作を次に説明す
る。

第４図において、第４図のＡに示すように多重反射防止
回路２２の電圧電流特性１０４は被試験素子１７のロー
レベルの出力特性の電流工が零の点ｇで折れ曲がった特
性を持つようにあらかじめ定電圧源２０の出力電圧値が
調整されている。したがって多重反射防止回路２２の特
性は電圧値Ｖが被試験素子１７の電流零の電圧値以上の
場合には電流工が零であり、それ未満の電圧値に対して
は傾きがＺＯの直線上を移動するため電流工が流れるこ
とになる。ここで第４図のＢに示すように時刻１（、で
被試験素子１７の出力信号１７ａがハイレベルからロー
レベルに変化すると、被試験素子端での出力波形１７ａ
の電位Ｖは次のようになる。第４図のＡの反射ダイアグ
ラムにおいて被試験素子１７のハイレベルの値である。

電圧・電流の点ｄから伝送線１６の特性インピーダンス
Ｚｏの傾きをもつ直線１０６と被試験素子１７のローレ
ベルの出力特性１０４との交点ｅの電位まで下降する。

したがって第４図のＢの点線で示すように被試験素子端
での出力波形１７ａは時刻ｔｏにおいて電圧ｖ３まで下
降する。この波形１７ａが電気長τ秒の伝送線１６を伝
播していき多重反射防止回路２２に到達すると、第４図
のＡのｅ点から傾き−Ｚｏをもつ直線１０７と多重反射
防止回路２２の特性１０５との交点であるｆ点まで多重
反射防止回路２２端での電位■が下降する。これを多重
反射防止回路２２端で観測すると第４図のＢの実線で示
すように時刻ｔｏ＋τにおいて電圧■４まで下降する。

この波形１７ｂが反射されて被試験素子端に到達すると
、第４図のＡではｆ点から傾きＺＯをもった直線１０５
と被試験素子１７のローレベルの出力特性１０４の交点
ｇに移動する・したがって被試験素子端での被試験素子
１７の出力波形１７ａは時刻ｔｏ＋２τにおいて無負荷
時の出力電圧ｖｏＬとなる。この波形１７ａが再度反射
され、時刻ｔＱ＋３τにおいて多重反射防止回路２２端
での被試験素子１７の出力波形１７ｂも無負荷時の出力
電圧ＶＯＬとなる。このとき伝送線１６のあらゆるの電
位がＶＯＬに等しくなるため、時刻ｔＱ＋３τ以後には
反射現象が起こらず電位は一定となる。よって多重反射
防止回路２２の近傍に配置されたアナログコンパレータ
１５の入力端での波形も第４図のＢに示した多重反射防
止回路端での被試験素子１７の出力波形１７ｂと等しく
なり、したがって被試験素子１７からの出力波形を電圧
比較するアナログコンパレータ１５の入力端では、被試
験素子１７のローレベル以上となる箇所が発生せず、立
ち下がり波形の正確なタイミング測定ができる。

第５図は本発明による半導体試験装置のさらに他の実施
例を示すブロック図である。第５図において、第１図と
同一符号は相当部分を示すものとし、第５図の多重反射
防止回路２３が第１図の多重反射防止回路２１と第３図
の多重反射防止回路２２を並列に設けたものである例を
示し、その構成は第１図および第３図と同様である。第
５図の多重反射防止回路２３の抵抗１８ａとダイオード
１９ａと定電圧源２０ａを直列に接続したものは第１図
の多重反射防止回路２１に相当し、抵抗１８ｂとダイオ
ード１９ｂと定電圧源２０ｂを直列に接続したものは第
３図の多重反射防止回路２２に相当している１本実施例
の半導体試験装置においてはアナログコンパレータ１５
の近傍に設けた多重反射防止回路２３の動作により、被
試験素子１７の立ち上がり波形部分および立ち下がり部
分の両者に対して、多重反射が発生せず正確なタイミン
グ測定ができる。

第６図は第１図の半導体試験装置の被試験素子から受は
取る他の応答波形図である。上記の第１図から第５図の
実施例においては多重反射防止回路２２の抵抗１８とダ
イオード１９のオン抵抗の合成値が伝送線１６の特性イ
ンピーダンスＺＯに等しい場合について多重反射防止回
路２１〜２３の動作を説明してきたが、多重反射防止回
路２１〜２３の抵抗１８とダイオード１９のオン抵抗の
合成値が伝送線１６の特性インピーダンスＺｏに等しく
ない場合にもリンギング波形の振幅を低減する機能があ
るので、第１図の実施例において多重反射防止回路２１
の抵抗１８とダイオード１９のオン抵抗の合成値が伝送
線１６の特性インピーダンスＺＯの半分のＺｏ／２に等
しい例の場合について、第６図により多重反射防止回路
２１の動作を次に説明する。

第６図において、第２図の場合と同様に第６図のＢの時
刻ｔｏで被試験素子１７の出力信号１７ａがローレベル
からハイレベルに変化すると、被試験素子端での出力波
形１７ａの電位は次のようになる。

第６図のＡの反射ダイアグラムにおいて被試験素子１７
のローレベルの値である電圧・電流ともに零の点りから
伝送線１６の特性インピーダンスＺｏの傾きをもつ直線
１０９と被試験素子１７のハイレベルの出力特性１００
との交点ｉの電位まで上昇する。

したがって第６図のＢの点線で示すように被試験素子端
での出力波形１７ａは時刻ｔｏにおいて電圧ｖ５まで上
昇する。この波形１７ａが電気長τ秒の伝送線１６を伝
播していき多重反射防止回路２１に到達すると、第６図
のＡのｉ点から傾き−Ｚ、をもつ直線１１０と多重反射
防止回路２１の特性１０８との交点であるｊ点まで多重
反射防止回路２１端での電位が上昇する。これを多重反
射防止回路２１端で観測すると第６図のＢの実線で示す
ように時刻ｔｏ＋τにおいて電圧ｖ６まで上昇する。こ
の波形１７ｂが反射されて被試験素子端に到達すると、
第６図のＡではｊ点から傾きＺｏをもった直線１１１と
被試験素子１７のハイレベルの出力特性１００の交点で
あるに点に移動する。したがって被試験素子端での被試
験素子２１の出力波形１７ａの電位は時刻ｔｏ＋２でに
おいてｖ７となる。この波形１７ａが再度反射されて被
試験素子端に到達すると、第６図のＡではに点から傾き
−ＺＯを持つ直線１１２と多重反射防止回路２１の特性
１０８との交点であるｉ点まで多重反射防止回路２１端
での電位が上昇する。これを多重反射防止回路２１端で
観測すると第６図のＢの実線で示すように時刻ｔｏ＋３
τにおいて多重反射防止回路２１端での被試験素子１７
の出力波形１７ｂの電位はｖ８となり、以後には被試験
素子１７と多重反射防止回路２１間で反射波が往復する
ごとに被試験素子端での被試験素子１７の出力１７ａと
多重反射防止回路２１端での被試験素子１７の出力波形
１７ｂも無負荷時の電位ＶＯＨに漸近していく。よって
多重反射防止回路２１の近傍に配置されたアナログコン
パレータ１５の入力端の波形も第６図のＢに示した多重
反射防止回路端での被試験素子１７の出力波形１７ｂと
等しくなり、したがって被試験素子１７からの出力波形
を電圧比較するアナログコンパレータ１５の入力端では
被試験素子１７のハイレベル以下となる箇所が発生せず
、立ち上がり波形の正確なタイミング測定ができる。上
記説明では多重反射防止回路２１の抵抗１８とダイオー
ド１９のオン抵抗の合成値がＺｏ／２に等しい例の場合
を示したが、同合成値が０からＺｏの間の場合でも同様
の効果がある。

また第１図の実施例について説明したが、第３図および
第５図の実施例についても同様の効果がある。

上記第１図から第６図の実施例では被試験素子１７の１
ビンについて説明したが、本発明の半導体試験装置は被
試験素子のピン数により制限されるものではない、また
多重反射防止回路は抵抗とダイオードと定電圧源の順で
接続した例で説明したが、これはダイオードと抵抗と定
電圧源の順に接続しても同様の効果が得られ、その接続
順序によって本発明が制限されるものではない。

〔発明の効果〕

本発明は以上説明したように構成されているので以下に
記載されるような効果を奏する。

半導体試験装置を構成するアナログコンパレータの近傍
に多重反射防止回路を設けることにより、被試験素子か
らの応答波形に多重反射が発生しないため正確なタイミ
ング測定ができる。また多重反射防止回路を抵抗とダイ
オードと定電圧源で構成することにより、反射波を吸収
するとき以外には電流が流れないため消費電力を減らす
ことができる。

【図面の簡単な説明】

第１図は本発明による半導体試験装置の一実施例を示す
ブロック図、第２図は第１図の半導体試験装置の被試験
素子から受は取る応答波形図、第３図は本発明による半
導体試験装置の他の実施例を示すブロック図、第４図は
第３図の半導体試験装置の被試験素子から受は取る応答
波形図、第５図は本発明による半導体試験装置のさらに
他の実施例を示すブロック図、第６図は第１図の半導体
試験装置の被試験素子から受は取る他の応答波形図であ
る。 １０・・タイミング発生器、ＩＮ・・・パターン−発生
器、１２・・波形フォーマツタ、１３・・・ディジタル
コンパレータ、１４・・・ドライバ、１５・アナログコ
ンパレータ、１６・・・伝送線、１７・・・被試験素子
、１８．１８ａ、　１８ｂ・・・抵抗、１９．１９ａ、
　１９ｂ−ダイオード、２０．２０ａ、　２０ｂ−定電
圧源、２１〜２３・・・多重反射防止回路。 代理人弁理士　　秋　本　正　実

Claims (1)

1. 【特許請求の範囲】 １、タイミング発生器と、パターン発生器と、タイミン
   グ発生器で作成されたタイミング信号とパターン発生器
   で作成されたテストパターンを合成する波形フォーマッ
   タと、波形フォーマッタの出力波形を入力するドライバ
   と、ドライバ出力の試験波形を被試験素子へ与える伝送
   線と、試験波形の応答としての被試験素子からの出力信
   号を伝送線を通し入力して電圧比較するアナログコンパ
   レータと、アナログコンパレータの出力とパターン発生
   器で作成された期待値をタイミング発生器からの信号の
   示す時刻に論理比較試験するディジタルコンパレータと
   から成る半導体試験装置において、アナログコンパレー
   タの入力端近傍に多重反射防止回路を設けたことを特徴
   とする半導体試験装置。 ２、多重反射防止回路を抵抗とダイオードと定電圧源の
   順に直列に接続して構成したことを特徴とする請求項１
   記載の半導体試験装置。 ３、多重反射防止回路をダイオードと抵抗と定電圧源の
   順に直列に接続して構成したことを特徴とする請求項１
   記載の半導体試験装置。 ４、多重反射防止回路を抵抗とダイオードと定電圧源を
   直列に接続した回路２組として該２組のダイオードの接
   続を逆にして構成したことを特徴とする請求項１記載の
   半導体試験装置。 ５、多重反射防止回路を構成する抵抗とダイオードのオ
   ン抵抗の合成値を伝送線の特性インピーダンスと等しく
   したことを特徴とする請求項２または請求項３または請
   求項４記載の半導体試験装置。