JPH05142301A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH05142301A JPH05142301A JP3310404A JP31040491A JPH05142301A JP H05142301 A JPH05142301 A JP H05142301A JP 3310404 A JP3310404 A JP 3310404A JP 31040491 A JP31040491 A JP 31040491A JP H05142301 A JPH05142301 A JP H05142301A
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Abstract
(57)【要約】
【目的】本発明は半導体試験装置において、非終端を原
則としたデバイスの試験を行う方法及び手順を提供す
る。 【構成】半導体試験装置のアナログコンパレータ近傍に
多重反射防止回路を設け、多重反射を防止する。
則としたデバイスの試験を行う方法及び手順を提供す
る。 【構成】半導体試験装置のアナログコンパレータ近傍に
多重反射防止回路を設け、多重反射を防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の試験装置に
係わり、特にＴＴＬ，ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，
ＢＩ−ＣＭＯＳ等の非終端を原則としたデバイスの試験
に好敵の半導体試験装置に関する。
係わり、特にＴＴＬ，ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，
ＢＩ−ＣＭＯＳ等の非終端を原則としたデバイスの試験
に好敵の半導体試験装置に関する。
【０００２】
【従来の技術】従来の半導体試験装置は電子情報通信学
会技術研究報告第１８９巻、第３４８号、ＩＣＤ８９−
１７０（１９８９年）の第５１頁から第５８頁に記載さ
れているように、伝送線を駆動しないことを前提にして
設計された終端抵抗を用いないＴＴＬやＣＭＯＳデバイ
スとピンエレクトロニクス間の波形特性すなわち被試験
素子からの応答波形の多重反射によるリンギング波形を
試験装置に標準装備されているダイナミックロードから
電流注入して取り除き、これによりリンギング波形によ
る誤判定を防止していた。
会技術研究報告第１８９巻、第３４８号、ＩＣＤ８９−
１７０（１９８９年）の第５１頁から第５８頁に記載さ
れているように、伝送線を駆動しないことを前提にして
設計された終端抵抗を用いないＴＴＬやＣＭＯＳデバイ
スとピンエレクトロニクス間の波形特性すなわち被試験
素子からの応答波形の多重反射によるリンギング波形を
試験装置に標準装備されているダイナミックロードから
電流注入して取り除き、これによりリンギング波形によ
る誤判定を防止していた。
【０００３】
【発明が解決しようとする課題】上記従来技術はダイオ
ードブリッジと定電流源で構成されたダイナミックロー
ドを用いているため、ダイナミックロードと被試験素子
を接続している伝送線のインピーダンスとダイナミック
ロードの入力インピーダンスの電力整合が取れないた
め、リンギング波形を完全に取り除くことができないと
いう問題があった。
ードブリッジと定電流源で構成されたダイナミックロー
ドを用いているため、ダイナミックロードと被試験素子
を接続している伝送線のインピーダンスとダイナミック
ロードの入力インピーダンスの電力整合が取れないた
め、リンギング波形を完全に取り除くことができないと
いう問題があった。
【０００４】本発明の目的は被試験素子とピンエレクト
ロニクス間の伝送線で被試験素子からの応答波形が多重
反射して試験精度を劣化させるのを防止できる多重反射
防止回路を装備した半導体試験装置を提供することにあ
る。
ロニクス間の伝送線で被試験素子からの応答波形が多重
反射して試験精度を劣化させるのを防止できる多重反射
防止回路を装備した半導体試験装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体試験装置はピンエレクトロニクス内
のアナログコンパレータの入力端近傍に抵抗とトランジ
スタスイッチと定電圧源から成るなどの多重反射防止回
路を設けるようにしたものである。
に、本発明の半導体試験装置はピンエレクトロニクス内
のアナログコンパレータの入力端近傍に抵抗とトランジ
スタスイッチと定電圧源から成るなどの多重反射防止回
路を設けるようにしたものである。
【０００６】
【作用】上記半導体試験装置の多重反射防止回路の抵抗
とトランジスタスイッチのオン抵抗の直列抵抗値をピン
エレクトロニクスと被試験素子間を接続する伝送線の特
性インピーダンスと等しくするのが好ましく、多重反射
防止回路の定電圧源の電位を被試験素子の出力電圧にほ
ぼ等しくすることにより、反射波成分についてのみ整合
をとり多重反射を防止することができ、これにより被試
験素子からの出力波形の正確なタイミング測定が可能と
なる。
とトランジスタスイッチのオン抵抗の直列抵抗値をピン
エレクトロニクスと被試験素子間を接続する伝送線の特
性インピーダンスと等しくするのが好ましく、多重反射
防止回路の定電圧源の電位を被試験素子の出力電圧にほ
ぼ等しくすることにより、反射波成分についてのみ整合
をとり多重反射を防止することができ、これにより被試
験素子からの出力波形の正確なタイミング測定が可能と
なる。
【０００７】
【実施例】以下に本発明の実施例を図１から図６により
説明する。
説明する。
【０００８】図１は本発明による半導体試験装置の一実
施例を示すブロック図である。図１において、半導体試
験装置はタイミング発生器１０と、パターン発生器１１
と、波形フォーマッタ１２と、デジタルコンパレータ１
３と、ドライバ１４と、アナログコンパレータ１５と、
ドライバ１４およびアナログコンパレータ１５と被試験
素子１７を電気的に接続する伝送線１６と、アナログコ
ンパレータ１５の近傍に設けられる抵抗１８とトランジ
スタスイッチ３１と定電圧源２０を直列に接続した多重
反射防止回路２１とから成る。トランジスタスイッチ３
１はトランジスタ４１ａとトランジスタ４１ｂのエミッ
タが接続されていて、トランジスタ４１ａのベースが定
電圧源２０に接続され、トランジスタ４１ｂのベースと
コレクタが抵抗１８に接続されている。したがって、ト
ランジスタスイッチ３１はトランジスタ４１ｂのベース
電位が定電圧源２０の電位より高くなった場合、トラン
ジスタ４１ｂはオンする。
施例を示すブロック図である。図１において、半導体試
験装置はタイミング発生器１０と、パターン発生器１１
と、波形フォーマッタ１２と、デジタルコンパレータ１
３と、ドライバ１４と、アナログコンパレータ１５と、
ドライバ１４およびアナログコンパレータ１５と被試験
素子１７を電気的に接続する伝送線１６と、アナログコ
ンパレータ１５の近傍に設けられる抵抗１８とトランジ
スタスイッチ３１と定電圧源２０を直列に接続した多重
反射防止回路２１とから成る。トランジスタスイッチ３
１はトランジスタ４１ａとトランジスタ４１ｂのエミッ
タが接続されていて、トランジスタ４１ａのベースが定
電圧源２０に接続され、トランジスタ４１ｂのベースと
コレクタが抵抗１８に接続されている。したがって、ト
ランジスタスイッチ３１はトランジスタ４１ｂのベース
電位が定電圧源２０の電位より高くなった場合、トラン
ジスタ４１ｂはオンする。
【０００９】上記構成で、タイミング発生器１０で作成
されたタイミング信号１０ａとパターン発生器１１で作
成されたテストパターン１１ｂとは波形フォーマッタ１
２で合成され、その出力はドライバ１４を介して試験波
形１４ａとなって伝送線１６により被試験素子１７に与
えられる。この試験波形１４ａの応答としての被試験素
子１７からの出力信号１７ａをアナログコンパレータ１
５で電圧比較して“０”、“１”のデジタル値に変換し
た後に、デジタルコンパレータ１３によりパターン発生
器１１で作成した良品素子の応答である期待値１１ｂと
の間でタイミング信号１０ｂの示す時刻に比較試験を行
う。このような試験を行うＬＳＩテスタでは論理が正し
く動作するか否かを確認する試験とともに、規定された
時間内に論理回路が応答するか否かを確認する。後者の
試験の時間精度を向上するためにアナログコンパレータ
１５の入力端近傍に抵抗１８とトランジスタスイッチ３
１と定電圧源２０から成る多重反射防止回路２１を設け
ている。
されたタイミング信号１０ａとパターン発生器１１で作
成されたテストパターン１１ｂとは波形フォーマッタ１
２で合成され、その出力はドライバ１４を介して試験波
形１４ａとなって伝送線１６により被試験素子１７に与
えられる。この試験波形１４ａの応答としての被試験素
子１７からの出力信号１７ａをアナログコンパレータ１
５で電圧比較して“０”、“１”のデジタル値に変換し
た後に、デジタルコンパレータ１３によりパターン発生
器１１で作成した良品素子の応答である期待値１１ｂと
の間でタイミング信号１０ｂの示す時刻に比較試験を行
う。このような試験を行うＬＳＩテスタでは論理が正し
く動作するか否かを確認する試験とともに、規定された
時間内に論理回路が応答するか否かを確認する。後者の
試験の時間精度を向上するためにアナログコンパレータ
１５の入力端近傍に抵抗１８とトランジスタスイッチ３
１と定電圧源２０から成る多重反射防止回路２１を設け
ている。
【００１０】図２は図１の半導体試験装置の被試験素子
から受け取る応答波形図である。図２のＡは反射ダイア
グラムで横軸は電流Ｉで縦軸は電圧Ｖを示し、図２のＢ
は被試験素子１７の応答波形を示す。図１の多重反射防
止回路２１の抵抗１８とトランジスタスイッチ３１のオ
ン抵抗の合成値が伝送線１６の特性インピーダンスＺ０
に等しくなるように抵抗１８の抵抗値が選ばれている場
合について、図２により多重反射防止回路２１の動作を
次に説明する。
から受け取る応答波形図である。図２のＡは反射ダイア
グラムで横軸は電流Ｉで縦軸は電圧Ｖを示し、図２のＢ
は被試験素子１７の応答波形を示す。図１の多重反射防
止回路２１の抵抗１８とトランジスタスイッチ３１のオ
ン抵抗の合成値が伝送線１６の特性インピーダンスＺ０
に等しくなるように抵抗１８の抵抗値が選ばれている場
合について、図２により多重反射防止回路２１の動作を
次に説明する。
【００１１】図２において、図２のＡに示すように多重
反射防止回路２１の電圧電流特性１０１は被試験素子１
７のハイレベルの出力特性で電流Ｉが零の時の点ｃで折
れ曲がった特性を持つようにあらかじめ定電圧源２０の
出力電圧値が調整されている。したがって多重反射防止
回路２１の特性は電圧値Ｖが被試験素子１７の電流零の
電圧値未満の場合には電流Ｉが零であり、それ以上の電
圧値に対しては傾きがＺ０の直線上を移動するため電流
Ｉが流れることになる。ここで図２のＢに示すように時
刻ｔ０で被試験素子１７の出力信号１７ａがローレベル
からハイレベルに変化すると、被試験素子端での出力波
形１７ａの電位Ｖは次のようになる。図２のＡの反射ダ
イアグラムにおいて被試験素子１７のローレベルの値で
ある電圧・電流ともに零の点から伝送線１６の特性イン
ピーダンスＺ０の傾きを持つ直線１０２と被試験素子１
７のハイレベルの出力特性１００との交点ａの電位まで
上昇する。したがって図２のＢの点線で示すように被試
験素子端での出力波形１７ａは時刻ｔ０において電圧Ｖ
１まで上昇する。この波形１７ａが電気長τ秒の伝送線
１６を伝播していき多重反射防止回路２１に到達する
と、図２のＡのａ点から傾き−Ｚ０をもつ直線１０３と
多重反射防止回路２１の特性１０１との交点であるｂ点
まで多重反射防止回路２１端での電位Ｖが上昇する。こ
れを多重反射防止回路２１端で観測すると図２のＢの実
線で示すように時刻ｔ０＋τにおいて電圧Ｖ２まで上昇
する。この波形１７ｂが反射されて被試験素子端に到達
すると、図２のＡではｂ点から傾きＺ０をもった直線１
０１と被試験素子１７のハイレベルの出力特性１００の
交点であるｃ点に移動する。したがって被試験素子端で
の被試験素子１７の出力波形１７ａは時刻ｔ０＋２τに
おいて無負荷時の出力電圧ＶＯＨとなる。この波形１７
ａが再度反射され、時刻ｔ０＋３τにおいて多重反射防
止回路２１端での被試験素子１７の出力波形１７ｂも無
負荷時の出力電圧ＶＯＨとなる。このとき伝送線１６の
あらゆるところの電位がＶＯＨに等しくなるため、時刻
ｔ０＋３τ以後には反射現象が起こらず電位は一定とな
る。よって多重反射防止回路２１の近傍に配置されたア
ナログコンパレータ１５の入力端での波形も図２のＢに
示した多重反射防止回路端での被試験素子１７の出力波
形１７ｂと等しくなり、したがって被試験素子１７から
の出力波形を電圧比較するアナログコンパレータ１５の
入力端では、被試験素子１７のハイレベル以下となる箇
所が発生せず、立ち上がり波形の正確なタイミング測定
ができる。
反射防止回路２１の電圧電流特性１０１は被試験素子１
７のハイレベルの出力特性で電流Ｉが零の時の点ｃで折
れ曲がった特性を持つようにあらかじめ定電圧源２０の
出力電圧値が調整されている。したがって多重反射防止
回路２１の特性は電圧値Ｖが被試験素子１７の電流零の
電圧値未満の場合には電流Ｉが零であり、それ以上の電
圧値に対しては傾きがＺ０の直線上を移動するため電流
Ｉが流れることになる。ここで図２のＢに示すように時
刻ｔ０で被試験素子１７の出力信号１７ａがローレベル
からハイレベルに変化すると、被試験素子端での出力波
形１７ａの電位Ｖは次のようになる。図２のＡの反射ダ
イアグラムにおいて被試験素子１７のローレベルの値で
ある電圧・電流ともに零の点から伝送線１６の特性イン
ピーダンスＺ０の傾きを持つ直線１０２と被試験素子１
７のハイレベルの出力特性１００との交点ａの電位まで
上昇する。したがって図２のＢの点線で示すように被試
験素子端での出力波形１７ａは時刻ｔ０において電圧Ｖ
１まで上昇する。この波形１７ａが電気長τ秒の伝送線
１６を伝播していき多重反射防止回路２１に到達する
と、図２のＡのａ点から傾き−Ｚ０をもつ直線１０３と
多重反射防止回路２１の特性１０１との交点であるｂ点
まで多重反射防止回路２１端での電位Ｖが上昇する。こ
れを多重反射防止回路２１端で観測すると図２のＢの実
線で示すように時刻ｔ０＋τにおいて電圧Ｖ２まで上昇
する。この波形１７ｂが反射されて被試験素子端に到達
すると、図２のＡではｂ点から傾きＺ０をもった直線１
０１と被試験素子１７のハイレベルの出力特性１００の
交点であるｃ点に移動する。したがって被試験素子端で
の被試験素子１７の出力波形１７ａは時刻ｔ０＋２τに
おいて無負荷時の出力電圧ＶＯＨとなる。この波形１７
ａが再度反射され、時刻ｔ０＋３τにおいて多重反射防
止回路２１端での被試験素子１７の出力波形１７ｂも無
負荷時の出力電圧ＶＯＨとなる。このとき伝送線１６の
あらゆるところの電位がＶＯＨに等しくなるため、時刻
ｔ０＋３τ以後には反射現象が起こらず電位は一定とな
る。よって多重反射防止回路２１の近傍に配置されたア
ナログコンパレータ１５の入力端での波形も図２のＢに
示した多重反射防止回路端での被試験素子１７の出力波
形１７ｂと等しくなり、したがって被試験素子１７から
の出力波形を電圧比較するアナログコンパレータ１５の
入力端では、被試験素子１７のハイレベル以下となる箇
所が発生せず、立ち上がり波形の正確なタイミング測定
ができる。
【００１２】図３は本発明による半導体試験装置の他の
実施例を示すブロック図である。図３において、図１と
同一符号は相当部分を示すものとし、図３の多重反射防
止回路２２を構成するトランジスタスイッチの構成が異
なっている例を示し、その他の構成は図１と同様であ
る。
実施例を示すブロック図である。図３において、図１と
同一符号は相当部分を示すものとし、図３の多重反射防
止回路２２を構成するトランジスタスイッチの構成が異
なっている例を示し、その他の構成は図１と同様であ
る。
【００１３】図４は図３の半導体試験装置の被試験素子
から受け取る応答波形図である。
から受け取る応答波形図である。
【００１４】図４のＡは反射ダイアグラムで横軸は電流
Ｉで縦軸は電圧Ｖを示し、図４のＢは被試験素子１７の
応答波形を示す。図３の多重反射防止回路２２の抵抗１
８とトランジスタスイッチ３２のオン抵抗の合成値が伝
送線１６の特性インピーダンスＺ０に等しくなるように
抵抗１８の抵抗値が選ばれている場合について、図４に
より多重反射防止回路２２の動作を次に説明する。
Ｉで縦軸は電圧Ｖを示し、図４のＢは被試験素子１７の
応答波形を示す。図３の多重反射防止回路２２の抵抗１
８とトランジスタスイッチ３２のオン抵抗の合成値が伝
送線１６の特性インピーダンスＺ０に等しくなるように
抵抗１８の抵抗値が選ばれている場合について、図４に
より多重反射防止回路２２の動作を次に説明する。
【００１５】図４において、図４のＡも示すように多重
反射防止回路２２の電圧電流特性１０４は被試験素子１
７のローレベルの出力特性の電流Ｉが零の点ｇで折れ曲
がった特性を持つようにあらかじめ定電圧源２０の出力
電圧値が調整されている。したがって多重反射防止回路
２２の特性は電圧値Ｖが被試験素子１７の電流零の電圧
値以上の場合には電流Ｉが零であり、それ未満の電圧値
に対しては傾きがＺ０の直線上を移動するため電流Ｉが
流れることになる。ここで図４のＢに示すように時刻ｔ
０で被試験素子１７の出力信号１７ａがハイレベルから
ローレベルに変化すると、被試験素子端での出力波形１
７ａの電位Ｖは次のようになる。図４のＡの反射ダイア
グラムにおいて被試験素子１７のハイレベルの値である
電圧・電流ともに零の点から伝送線１６の特性インピー
ダンスＺ０の傾きを持つ直線１０６と被試験素子１７の
ローレベルの出力特性１０４との交点ｅの電位まで下降
する。したがって図４のＢの点線で示すように被試験素
子端での出力波形１７ａは時刻ｔ０において電圧Ｖ３ま
で下降する。この波形１７ａが電気長τ秒の伝送線１６
を伝播していき多重反射防止回路２２に到達すると、図
４のＡのｅ点から傾き−Ｚ０をもつ直線１０７と多重反
射防止回路２２の特性１０５との交点であるｆ点まで多
重反射防止回路２２端での電位Ｖが下降する。これを多
重反射防止回路２２端で観測すると図４のＢの実線で示
すように時刻ｔ０＋τにおいて電圧Ｖ４まで下降する。
この波形１７ｂが反射されて被試験素子端に到達する
と、図４のＡではｆ点から傾きＺ０をもった直線１０５
と被試験素子１７のローレベルの出力特性１０４の交点
ｇ点に移動する。したがって被試験素子端での被試験素
子１７の出力波形１７ａは時刻ｔ０＋２τにおいて無負
荷時の出力電圧ＶＯＬとなる。この波形１７ａが再度反
射され、時刻ｔ０＋３τにおいて多重反射防止回路２２
端での被試験素子１７の出力波形１７ｂも無負荷時の出
力電圧ＶＯＬとなる。このとき伝送線１６のあらゆると
ころの電位がＶＯＬに等しくなるため、時刻ｔ０＋３τ
以降には反射現象が起こらず電位は一定となる。よって
多重反射防止回路２２の近傍荷配置されたアナログコン
パレータ１５の入力端での波形も図４のＢに示した多重
反射防止回路端での被試験素子１７の出力波形１７ｂと
等しくなり、したがって被試験素子１７からの出力波形
を電圧比較するアナログコンパレータ１５の入力端で
は、被試験素子１７のローレベル以上となる箇所が発生
せず、立ち上がり波形の正確なタイミング測定ができ
る。
反射防止回路２２の電圧電流特性１０４は被試験素子１
７のローレベルの出力特性の電流Ｉが零の点ｇで折れ曲
がった特性を持つようにあらかじめ定電圧源２０の出力
電圧値が調整されている。したがって多重反射防止回路
２２の特性は電圧値Ｖが被試験素子１７の電流零の電圧
値以上の場合には電流Ｉが零であり、それ未満の電圧値
に対しては傾きがＺ０の直線上を移動するため電流Ｉが
流れることになる。ここで図４のＢに示すように時刻ｔ
０で被試験素子１７の出力信号１７ａがハイレベルから
ローレベルに変化すると、被試験素子端での出力波形１
７ａの電位Ｖは次のようになる。図４のＡの反射ダイア
グラムにおいて被試験素子１７のハイレベルの値である
電圧・電流ともに零の点から伝送線１６の特性インピー
ダンスＺ０の傾きを持つ直線１０６と被試験素子１７の
ローレベルの出力特性１０４との交点ｅの電位まで下降
する。したがって図４のＢの点線で示すように被試験素
子端での出力波形１７ａは時刻ｔ０において電圧Ｖ３ま
で下降する。この波形１７ａが電気長τ秒の伝送線１６
を伝播していき多重反射防止回路２２に到達すると、図
４のＡのｅ点から傾き−Ｚ０をもつ直線１０７と多重反
射防止回路２２の特性１０５との交点であるｆ点まで多
重反射防止回路２２端での電位Ｖが下降する。これを多
重反射防止回路２２端で観測すると図４のＢの実線で示
すように時刻ｔ０＋τにおいて電圧Ｖ４まで下降する。
この波形１７ｂが反射されて被試験素子端に到達する
と、図４のＡではｆ点から傾きＺ０をもった直線１０５
と被試験素子１７のローレベルの出力特性１０４の交点
ｇ点に移動する。したがって被試験素子端での被試験素
子１７の出力波形１７ａは時刻ｔ０＋２τにおいて無負
荷時の出力電圧ＶＯＬとなる。この波形１７ａが再度反
射され、時刻ｔ０＋３τにおいて多重反射防止回路２２
端での被試験素子１７の出力波形１７ｂも無負荷時の出
力電圧ＶＯＬとなる。このとき伝送線１６のあらゆると
ころの電位がＶＯＬに等しくなるため、時刻ｔ０＋３τ
以降には反射現象が起こらず電位は一定となる。よって
多重反射防止回路２２の近傍荷配置されたアナログコン
パレータ１５の入力端での波形も図４のＢに示した多重
反射防止回路端での被試験素子１７の出力波形１７ｂと
等しくなり、したがって被試験素子１７からの出力波形
を電圧比較するアナログコンパレータ１５の入力端で
は、被試験素子１７のローレベル以上となる箇所が発生
せず、立ち上がり波形の正確なタイミング測定ができ
る。
【００１６】図５は本発明による半導体試験装置のさら
に他の実施例を示すブロック図である。図５において、
図１と同一符号は相当部分を示すものとし、図５の多重
反射防止回路２３が図１の多重反射防止回路２１と図３
の多重反射防止回路２２を並列に設けたものである例を
示し、その構成は図１及び図３と同様である。図５の多
重反射防止回路２３の抵抗１８ａとトランジスタスイッ
チ３１と定電圧源２０ａを直列に接続したものは図１の
多重反射防止回路２１に相当し、抵抗１８ｂとトランジ
スタスイッチ３２と定電圧源２０ｂを直列に接続したも
のは図３の多重反射防止回路２２に相当している。本実
施例の半導体試験装置においてはアナログコンパレータ
１５の近傍に設けた多重反射防止回路２３の動作によ
り、被試験素子１７の立ち上がり波形部分及び立ち下が
り部分の両者に対して、多重反射が発生せず正確なタイ
ミング測定ができる。
に他の実施例を示すブロック図である。図５において、
図１と同一符号は相当部分を示すものとし、図５の多重
反射防止回路２３が図１の多重反射防止回路２１と図３
の多重反射防止回路２２を並列に設けたものである例を
示し、その構成は図１及び図３と同様である。図５の多
重反射防止回路２３の抵抗１８ａとトランジスタスイッ
チ３１と定電圧源２０ａを直列に接続したものは図１の
多重反射防止回路２１に相当し、抵抗１８ｂとトランジ
スタスイッチ３２と定電圧源２０ｂを直列に接続したも
のは図３の多重反射防止回路２２に相当している。本実
施例の半導体試験装置においてはアナログコンパレータ
１５の近傍に設けた多重反射防止回路２３の動作によ
り、被試験素子１７の立ち上がり波形部分及び立ち下が
り部分の両者に対して、多重反射が発生せず正確なタイ
ミング測定ができる。
【００１７】図６は本発明による半導体試験装置のさら
に他の実施例を示すブロック図である。図６において、
図５と同一符号は相当部分を示すものとし、図６の多重
反射防止回路２４が図５の多重反射防止回路２３の抵抗
１８ａと抵抗１８ｂを共通にした例である。図６の多重
反射防止回路２４のトランジスタスイッチ３１と定電圧
源２０ａを直列に接続したものと、トランジスタスイッ
チ３２と定電圧源２０ｂを直列に接続したものは図５の
多重反射防止回路２３に相当している。本実施例の半導
体試験装置においてはアナログコンパレータ１５の近傍
に設けた多重反射防止回路２４の動作により、被試験素
子１７の立ち上がり波形部分及び立ち下がり部分の両者
に対して、多重反射が発生せず正確なタイミング測定が
できる。
に他の実施例を示すブロック図である。図６において、
図５と同一符号は相当部分を示すものとし、図６の多重
反射防止回路２４が図５の多重反射防止回路２３の抵抗
１８ａと抵抗１８ｂを共通にした例である。図６の多重
反射防止回路２４のトランジスタスイッチ３１と定電圧
源２０ａを直列に接続したものと、トランジスタスイッ
チ３２と定電圧源２０ｂを直列に接続したものは図５の
多重反射防止回路２３に相当している。本実施例の半導
体試験装置においてはアナログコンパレータ１５の近傍
に設けた多重反射防止回路２４の動作により、被試験素
子１７の立ち上がり波形部分及び立ち下がり部分の両者
に対して、多重反射が発生せず正確なタイミング測定が
できる。
【００１８】図７は図１の半導体試験装置の被試験素子
から受け取る他の応答波形図である。上記の１図から６
図の実施例においては多重反射防止回路の抵抗とトラン
ジスタスイッチの合成抵抗値が伝送線１６の特性インピ
ーダンスＺ０に等しい場合について多重反射防止回路２
１〜２４の動作を説明してきたが、多重反射防止回路２
１〜２４の抵抗１８とトランジスタスイッチのオン抵抗
の合成値が伝送線１６の特性インピーダンスＺ０に等し
くない場合にもリンギング波形の振幅を低減する機能が
有るので、図１の実施例において多重反射防止回路２１
の抵抗１８とトランジスタスイッチ３１のオン抵抗の合
成抵抗値が伝送線１６の特性インピーダンスＺ０の半分
のＺ０／２に等しい例の場合について、図７により多重
反射防止回路の動作を次に説明する。
から受け取る他の応答波形図である。上記の１図から６
図の実施例においては多重反射防止回路の抵抗とトラン
ジスタスイッチの合成抵抗値が伝送線１６の特性インピ
ーダンスＺ０に等しい場合について多重反射防止回路２
１〜２４の動作を説明してきたが、多重反射防止回路２
１〜２４の抵抗１８とトランジスタスイッチのオン抵抗
の合成値が伝送線１６の特性インピーダンスＺ０に等し
くない場合にもリンギング波形の振幅を低減する機能が
有るので、図１の実施例において多重反射防止回路２１
の抵抗１８とトランジスタスイッチ３１のオン抵抗の合
成抵抗値が伝送線１６の特性インピーダンスＺ０の半分
のＺ０／２に等しい例の場合について、図７により多重
反射防止回路の動作を次に説明する。
【００１９】図７において、図２の場合と同様に図６の
Ｂの時刻ｔ０で被試験素子１７の出力信号１７ａがロー
レベルからハイレベルに変化すると、被試験素子端での
出力波形１７ａの電位は次のようになる。
Ｂの時刻ｔ０で被試験素子１７の出力信号１７ａがロー
レベルからハイレベルに変化すると、被試験素子端での
出力波形１７ａの電位は次のようになる。
【００２０】７図のＡの反射ダイアグラムにおいて被試
験素子１７のローレベルの値である電圧・電流ともに零
の点ｈから伝送線１６の特性インピーダンスＺ０の傾き
を持つ直接１０９と被試験素子１７のハイレベルの出力
特性１００との交点ｉの電位まで上昇する。したがって
図７のＢの点線で示すように被試験素子端での出力波形
１７ａは時刻ｔ０において電位がＶ５まで上昇する。こ
の波形１７ａが電気長τ秒の伝送線１６を伝播していき
多重反射防止回路２１に到達すると、図７のＡのｉ点か
ら傾き−Ｚ０を持つ直線１１０と多重反射防止回路２１
の特性１０８との交点であるｊ点まで多重反射防止回路
２１端での電位が上昇する。これを多重反射防止回路２
１端で観測すると図７のＢの実線で示すように時刻ｔ０
＋τにおいて電圧Ｖ６まで上昇する。この波形１７ｂが
反射されて被試験素子端に到達すると図７のＡではｊ点
から傾きＺ０をもった直線１１１と被試験素子１７のハ
イレベルの出力特性１００の交点であるｋ点に移動す
る。したがって被試験素子端での被試験素子２１の出力
波形１７ａの電位は時刻ｔ０＋２τにおいてＶ７とな
る。この波形１７ａが再度反射されて被試験素子端に到
達すると、図７のＡではｋ点から傾き−Ｚ０を持つ直線
１１２と多重反射防止回路２１の特性１０８との交点で
あるｍ点まで多重反射防止回路２１端での電位が上昇す
る。これを多重反射防止回路２１端で観測すると図７の
Ｂの実線で示すように時刻ｔ０＋３τにおいて多重反射
防止回路２１端での被試験素子１７の出力波形１７ｂの
電位はＶ８となり、以後には被試験素子１７と多重反射
防止回路２１間で反射は往復するごとに被試験素子端で
の被試験素子１７の出力１７ａと多重反射防止回路２１
端での被試験素子１７の出力波形１７ｂも無負荷時の電
位ＶＯＨに漸近していく。よって多重反射防止回路２１
の近傍に配置されたアナログコンパレータ１５の入力波
形も図７のＢに示した多重反射防止回路端での被試験素
子１７の出力波形１７ｂと等しくなり、したがって被試
験素子１７からの出力波形を電圧比較するアナログコン
パレータ１５の入力端では被試験素子１７のハイレベル
以下となる箇所が発生せず、立ち上がり波形の正確なタ
イミング測定ができる。上記説明では多重反射防止回路
２１の抵抗１８とトランジスタスイッチ１９のオン抵抗
の合成値がＺ０／２に等しい例に場合を示したが、同合
成抵抗値が０から有限な値の間でも同様の効果がある。
また図１の十指令について説明したが図３及び図５及び
図６の実施例についても同様の効果がある。上記図１か
ら図７の実施例では被試験素子１７の１ピンについて説
明したが、本発明の半導体試験装置は被試験素子のピン
数により制限されるものではない。また多重反射防止回
路は抵抗とトランジスタスイッチと定電圧源の順で接続
した例で説明したが、これはトランジスタスイッチと抵
抗と定電圧源の順に接続しても同様の効果が得られ、そ
の接続順序によって本発明が制限されるものではない。
験素子１７のローレベルの値である電圧・電流ともに零
の点ｈから伝送線１６の特性インピーダンスＺ０の傾き
を持つ直接１０９と被試験素子１７のハイレベルの出力
特性１００との交点ｉの電位まで上昇する。したがって
図７のＢの点線で示すように被試験素子端での出力波形
１７ａは時刻ｔ０において電位がＶ５まで上昇する。こ
の波形１７ａが電気長τ秒の伝送線１６を伝播していき
多重反射防止回路２１に到達すると、図７のＡのｉ点か
ら傾き−Ｚ０を持つ直線１１０と多重反射防止回路２１
の特性１０８との交点であるｊ点まで多重反射防止回路
２１端での電位が上昇する。これを多重反射防止回路２
１端で観測すると図７のＢの実線で示すように時刻ｔ０
＋τにおいて電圧Ｖ６まで上昇する。この波形１７ｂが
反射されて被試験素子端に到達すると図７のＡではｊ点
から傾きＺ０をもった直線１１１と被試験素子１７のハ
イレベルの出力特性１００の交点であるｋ点に移動す
る。したがって被試験素子端での被試験素子２１の出力
波形１７ａの電位は時刻ｔ０＋２τにおいてＶ７とな
る。この波形１７ａが再度反射されて被試験素子端に到
達すると、図７のＡではｋ点から傾き−Ｚ０を持つ直線
１１２と多重反射防止回路２１の特性１０８との交点で
あるｍ点まで多重反射防止回路２１端での電位が上昇す
る。これを多重反射防止回路２１端で観測すると図７の
Ｂの実線で示すように時刻ｔ０＋３τにおいて多重反射
防止回路２１端での被試験素子１７の出力波形１７ｂの
電位はＶ８となり、以後には被試験素子１７と多重反射
防止回路２１間で反射は往復するごとに被試験素子端で
の被試験素子１７の出力１７ａと多重反射防止回路２１
端での被試験素子１７の出力波形１７ｂも無負荷時の電
位ＶＯＨに漸近していく。よって多重反射防止回路２１
の近傍に配置されたアナログコンパレータ１５の入力波
形も図７のＢに示した多重反射防止回路端での被試験素
子１７の出力波形１７ｂと等しくなり、したがって被試
験素子１７からの出力波形を電圧比較するアナログコン
パレータ１５の入力端では被試験素子１７のハイレベル
以下となる箇所が発生せず、立ち上がり波形の正確なタ
イミング測定ができる。上記説明では多重反射防止回路
２１の抵抗１８とトランジスタスイッチ１９のオン抵抗
の合成値がＺ０／２に等しい例に場合を示したが、同合
成抵抗値が０から有限な値の間でも同様の効果がある。
また図１の十指令について説明したが図３及び図５及び
図６の実施例についても同様の効果がある。上記図１か
ら図７の実施例では被試験素子１７の１ピンについて説
明したが、本発明の半導体試験装置は被試験素子のピン
数により制限されるものではない。また多重反射防止回
路は抵抗とトランジスタスイッチと定電圧源の順で接続
した例で説明したが、これはトランジスタスイッチと抵
抗と定電圧源の順に接続しても同様の効果が得られ、そ
の接続順序によって本発明が制限されるものではない。
【００２１】
【発明の効果】本発明は以上説明したように構成されて
いるので以下に記載されるような効果を奏す半導体試験
装置を構成するアナログコンパレータに近傍に多重反射
防止回路を設けることにより、被試験素子からの応答波
形に多重反射が発生しないため正確なタイミング測定が
できる。またトランジスタスイッチと抵抗の合成抵抗値
を半導体試験装置と被試験素子を接続する伝送線の特性
インピーダンスの等しくすることにより、多重反射を完
全にとり除くことができる。
いるので以下に記載されるような効果を奏す半導体試験
装置を構成するアナログコンパレータに近傍に多重反射
防止回路を設けることにより、被試験素子からの応答波
形に多重反射が発生しないため正確なタイミング測定が
できる。またトランジスタスイッチと抵抗の合成抵抗値
を半導体試験装置と被試験素子を接続する伝送線の特性
インピーダンスの等しくすることにより、多重反射を完
全にとり除くことができる。
【図１】本発明の一実施例を示す構成図である。
【図２】図１の半導体試験装置の被試験素子から受け取
る応答波形図である。
る応答波形図である。
【図３】本発明の他の一実施例を示す構成図である。
【図４】図２の半導体試験装置の被試験素子から受け取
る応答波形図である。
る応答波形図である。
【図５】本発明の他の一実施例を示す構成図である。
【図６】本発明のさらに他の一実施例を示す構成図であ
る。
る。
【図７】図１の半導体試験装置の被試験素子から受け取
る他の応答波形図である。
る他の応答波形図である。
１０…タイミング発生器、 １１…パターン発生器、 １２…波形フォーマッタ、 １３…デジタルコンパレータ、 １４…ドライバ、 １５…アナログコンパレータ、 １６…伝送線、 １７…被試験素子、 １８，１８ａ，１８ｂ…抵抗、 ３１，３２…トランジスタスイッチ、 ２０，２０ａ，２０ｂ…定電圧源、 ２１，２２，２３，２４…多重反射防止回路。
Claims (6)
- 【請求項１】タイミング発生器と、パターン発生器と、
タイミング発生器で作成されたタイミング信号とパター
ン発生器で作成されたテストパターンを合成する波形フ
ォーマッタと、波形フォーマッタの出力波形を入力する
ドライバと、ドライバ出力を被試験素子へ与える伝送線
と、試験波形の応答としての被試験素子からの出力信号
を伝送線を通し入力して電圧比較するアナログコンパレ
ータと、アナログコンパレータの出力とパターン発生器
で作成された期待値をタイミング発生器からの信号の示
す時刻に論理比較試験するデジタルコンパレータとから
成る半導体試験装置において、アナログコンパレータの
入力端近傍に多重反射防止回路を設けたことを特徴とす
る半導体試験装置。 - 【請求項２】多重反射防止回路を抵抗とトランジスタス
イッチと定電圧源の順に接続して構成したことを特徴と
する請求項１記載の半導体試験装置。 - 【請求項３】多重反射防止回路をトランジスタスイッチ
と抵抗と定電圧源の順で直列に接続して構成したことを
特徴とする請求項１記載の半導体試験装置。 - 【請求項４】多重反射防止回路を抵抗とトランジスタス
イッチと定電圧源を直列に接続した回路２組として各２
組のトランジスタスイッチの極性を逆にしたことを特徴
とする請求項１記載の半導体試験装置。 - 【請求項５】多重反射防止回路を構成する抵抗とトラン
ジスタスイッチのオン抵抗の合成値を半導体試験装置と
被試験素子を接続する伝送線の特性インピーダンスと等
しくしたことを特徴とする請求項２または請求項３また
は請求項４記載の半導体試験装置。 - 【請求項６】多重反射防止回路の入力インピーダンスを
被試験素子のハイレベル以上およびローレベル以下で半
導体試験装置と被試験素子を接続する伝送線の特性イン
ピーダンスと等しい値としたことを特徴とする請求項１
記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310404A JPH05142301A (ja) | 1991-11-26 | 1991-11-26 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310404A JPH05142301A (ja) | 1991-11-26 | 1991-11-26 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05142301A true JPH05142301A (ja) | 1993-06-08 |
Family
ID=18004852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3310404A Pending JPH05142301A (ja) | 1991-11-26 | 1991-11-26 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05142301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006075516A1 (ja) * | 2005-01-11 | 2006-07-20 | Advantest Corporation | 信号伝送システム、信号出力回路基板、信号受信回路基板、信号出力方法、及び信号受信方法 |
-
1991
- 1991-11-26 JP JP3310404A patent/JPH05142301A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006075516A1 (ja) * | 2005-01-11 | 2006-07-20 | Advantest Corporation | 信号伝送システム、信号出力回路基板、信号受信回路基板、信号出力方法、及び信号受信方法 |
| JP2006194644A (ja) * | 2005-01-11 | 2006-07-27 | Advantest Corp | 信号伝送システム、信号出力回路基板、信号受信回路基板、信号出力方法、及び信号受信方法 |
| US7800912B2 (en) | 2005-01-11 | 2010-09-21 | Advantest Corporation | Signal transfer system, signal output circuit board, signal receiving circuit board, signal output method, and signal receiving method |
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