JPH04343434A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04343434A JPH04343434A JP3116157A JP11615791A JPH04343434A JP H04343434 A JPH04343434 A JP H04343434A JP 3116157 A JP3116157 A JP 3116157A JP 11615791 A JP11615791 A JP 11615791A JP H04343434 A JPH04343434 A JP H04343434A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
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- H01L29/1004—Base region of bipolar transistors
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66272—Silicon vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、高速度応答型のバイポ
ーラトランジスタ並びにその集積回路等の半導体装置の
製造方法に関する。
ーラトランジスタ並びにその集積回路等の半導体装置の
製造方法に関する。
【0002】
【従来の技術】図6〜図8は従来例でNPNトランジス
タの製造方法を経時的に示す模式断面図である。これら
各図に従ってその製造方法を説明する。まず、図6のよ
うにP型半導体基板21に酸化膜(図示せず)を形成し
、その窓開けを行い選択的にN型不純物を拡散すること
によってN+埋め込み層22を形成し、その後酸化膜を
除去した後、N+埋め込み層22に隣接しかつP型基板
21全面にエピタキシャル層23を形成する。次に酸化
膜24をN型エピタキシャル層23上に再成長させその
酸化膜24の所定部分を窓開けした後、P型不純物を拡
散することによってP+分離拡散層25を形成し、次に
N型エピタキシャル層23表面からN+埋め込み層22
に達するようにN+拡散を行うことによりコレクタ領域
26を形成する。次に図7のようにベース領域のパター
ニングを行い、酸化膜24をエッチングしその開口部に
ホウ素イオン注入を行いベース領域27を形成する。 次に図8のようにベース領域上開口部に酸化膜24を再
成長させた後エミッタとなる領域の酸化膜窓開けを行う
。その開口部にヒ素イオン注入を行いエミッタ領域28
を形成する。その後酸化膜を全面に成長させ周知の方法
によりそれぞれの電極を設けバイポーラトランジスタ作
成が完了する。
タの製造方法を経時的に示す模式断面図である。これら
各図に従ってその製造方法を説明する。まず、図6のよ
うにP型半導体基板21に酸化膜(図示せず)を形成し
、その窓開けを行い選択的にN型不純物を拡散すること
によってN+埋め込み層22を形成し、その後酸化膜を
除去した後、N+埋め込み層22に隣接しかつP型基板
21全面にエピタキシャル層23を形成する。次に酸化
膜24をN型エピタキシャル層23上に再成長させその
酸化膜24の所定部分を窓開けした後、P型不純物を拡
散することによってP+分離拡散層25を形成し、次に
N型エピタキシャル層23表面からN+埋め込み層22
に達するようにN+拡散を行うことによりコレクタ領域
26を形成する。次に図7のようにベース領域のパター
ニングを行い、酸化膜24をエッチングしその開口部に
ホウ素イオン注入を行いベース領域27を形成する。 次に図8のようにベース領域上開口部に酸化膜24を再
成長させた後エミッタとなる領域の酸化膜窓開けを行う
。その開口部にヒ素イオン注入を行いエミッタ領域28
を形成する。その後酸化膜を全面に成長させ周知の方法
によりそれぞれの電極を設けバイポーラトランジスタ作
成が完了する。
【0003】
【発明が解決しようとする課題】しかし、トランジスタ
特性を向上させるためには、エミッタイオン濃度に対し
てベースイオン濃度を低くする必要があるが、従来方法
ではベースイオン濃度を低くするとベース抵抗が大きく
なり高速化の妨げとなってきた。本発明はこのような従
来の問題点を鑑みてなされたものであり、先ずベース形
成のために高濃度のイオン注入を行った後エミッタ領域
下のベース領域にフッ素イオン注入を行い、その領域に
ついてのみイオン濃度を下げることにより、エミッタイ
オン濃度に対してベースイオン濃度を低くする必要を満
たし、かつベース抵抗の増大を防ぎ高速化が可能となる
ような半導体装置の製造方法を提供することを目的とす
る。
特性を向上させるためには、エミッタイオン濃度に対し
てベースイオン濃度を低くする必要があるが、従来方法
ではベースイオン濃度を低くするとベース抵抗が大きく
なり高速化の妨げとなってきた。本発明はこのような従
来の問題点を鑑みてなされたものであり、先ずベース形
成のために高濃度のイオン注入を行った後エミッタ領域
下のベース領域にフッ素イオン注入を行い、その領域に
ついてのみイオン濃度を下げることにより、エミッタイ
オン濃度に対してベースイオン濃度を低くする必要を満
たし、かつベース抵抗の増大を防ぎ高速化が可能となる
ような半導体装置の製造方法を提供することを目的とす
る。
【0004】
【課題を解決するための手段】この発明は、エミッタ領
域、コレクタ領域、ベース領域を縦型に形成する半導体
装置の製造方法において、半導体基板上に薄膜形成を行
い、ベース領域形成のためにホウ素イオン注入を行った
後、エミッタ領域上の薄膜の窓開けを行い、フッ素イオ
ン注入を行い、次に酸化性雰囲気アニールを行ってベー
ス領域を形成することを特徴とした半導体装置の製造方
法である。
域、コレクタ領域、ベース領域を縦型に形成する半導体
装置の製造方法において、半導体基板上に薄膜形成を行
い、ベース領域形成のためにホウ素イオン注入を行った
後、エミッタ領域上の薄膜の窓開けを行い、フッ素イオ
ン注入を行い、次に酸化性雰囲気アニールを行ってベー
ス領域を形成することを特徴とした半導体装置の製造方
法である。
【0005】
【作用】ベース領域形成のためにホウ素イオン注入を行
いエミッタ領域上の酸化膜窓開けを行った後に、フッ素
イオン注入を行う事により、例えば半導体基板中のシリ
コンのアモルファス化がおこり、ホウ素イオンが酸化膜
中に再分布しやすくなる。その結果フッ素イオンが注入
された領域についてホウ素イオン濃度の低下が起こる。 ベース領域中エミッタ領域下部についてのみそのベース
イオン濃度が低い領域とすることによりトランジスタ特
性の向上を実現しかつベースコンタクト抵抗の増大を防
ぐ。
いエミッタ領域上の酸化膜窓開けを行った後に、フッ素
イオン注入を行う事により、例えば半導体基板中のシリ
コンのアモルファス化がおこり、ホウ素イオンが酸化膜
中に再分布しやすくなる。その結果フッ素イオンが注入
された領域についてホウ素イオン濃度の低下が起こる。 ベース領域中エミッタ領域下部についてのみそのベース
イオン濃度が低い領域とすることによりトランジスタ特
性の向上を実現しかつベースコンタクト抵抗の増大を防
ぐ。
【0006】
【実施例】図1ないし図5は本発明の実施例でその製造
方法を経時的に示す図である。まず、図1に示すように
P型Si基板1に酸化膜(図示せず)を形成しその窓開
けを行い、選択的にN型不純物を拡散することによって
N+埋め込み層2を形成し、その後酸化膜を除去しN+
埋め込み層2に隣接しかつP+基板全面にエピタキシャ
ル成長させることによりN型エピタキシャル層3を形成
する。次に酸化膜4を1000Å再成長させその酸化膜
4を窓開けした後、P型不純物を拡散することによって
P+分離拡散層5を形成し、N型エピタキシャル層3表
面からN+埋め込み層2に達するようにN+拡散を行う
ことによりコレクタ領域6を形成する。次に図2のよう
にベース領域のパターニングを行い酸化膜4をエッチン
グし、その開口部にホウ素イオンをエネルギー10Ke
V、ドーズ量1.0×1015ions/cm2程度注
入することによってベースイオン濃度の低い領域8を形
成する。その後酸化性アニールおよび酸化膜4のエッチ
ングを行いエミッタ領域を再び開口させる。次に図4の
ように開口したエミッタ部分にヒ素ドープポリシリコン
9を形成しパターニングをした後、アニールを行うこと
によりポリシリコン9からヒ素を拡散させエミッタ領域
10を形成する。次に図5のように全面にBPSG等の
保護膜11を形成し所定のパターンによってコンタクト
ホールを開口し、それぞれコレクタ電極12、エミッタ
電極12、ベース電極14を設けることにより、トラン
ジスタの形成が完了する。
方法を経時的に示す図である。まず、図1に示すように
P型Si基板1に酸化膜(図示せず)を形成しその窓開
けを行い、選択的にN型不純物を拡散することによって
N+埋め込み層2を形成し、その後酸化膜を除去しN+
埋め込み層2に隣接しかつP+基板全面にエピタキシャ
ル成長させることによりN型エピタキシャル層3を形成
する。次に酸化膜4を1000Å再成長させその酸化膜
4を窓開けした後、P型不純物を拡散することによって
P+分離拡散層5を形成し、N型エピタキシャル層3表
面からN+埋め込み層2に達するようにN+拡散を行う
ことによりコレクタ領域6を形成する。次に図2のよう
にベース領域のパターニングを行い酸化膜4をエッチン
グし、その開口部にホウ素イオンをエネルギー10Ke
V、ドーズ量1.0×1015ions/cm2程度注
入することによってベースイオン濃度の低い領域8を形
成する。その後酸化性アニールおよび酸化膜4のエッチ
ングを行いエミッタ領域を再び開口させる。次に図4の
ように開口したエミッタ部分にヒ素ドープポリシリコン
9を形成しパターニングをした後、アニールを行うこと
によりポリシリコン9からヒ素を拡散させエミッタ領域
10を形成する。次に図5のように全面にBPSG等の
保護膜11を形成し所定のパターンによってコンタクト
ホールを開口し、それぞれコレクタ電極12、エミッタ
電極12、ベース電極14を設けることにより、トラン
ジスタの形成が完了する。
【0007】
【発明の効果】本発明の半導体装置の製造装置によれば
、エミッタ領域直下にピーク濃度の低いベース領域を形
成する工程は容易であり、これによりトランジスタ特性
の向上が実現できる。
、エミッタ領域直下にピーク濃度の低いベース領域を形
成する工程は容易であり、これによりトランジスタ特性
の向上が実現できる。
【図1】この発明の一実施例の製造工程の第1ステップ
を示す構成説明図である。
を示す構成説明図である。
【図2】上記実施例における製造工程の第2ステップを
示す構成説明図である。
示す構成説明図である。
【図3】上記実施例における製造工程の第3ステップを
示す構成説明図である。
示す構成説明図である。
【図4】上記実施例における製造工程の第4ステップを
示す構成説明図である。
示す構成説明図である。
【図5】上記実施例における製造工程の第5ステップを
示す構成説明図である。
示す構成説明図である。
【図6】従来例の製造工程の第1ステップを示す構成説
明図である。
明図である。
【図7】従来例の製造工程の第2ステップを示す構成説
明図である。
明図である。
【図8】従来例の製造工程の第3ステップを示す構成説
明図である。
明図である。
1 P型Si基板
2 N+埋め込み層
3 N型エピタキシャル層
4 酸化膜
5 P+分離拡散層
6 コレクタ領域
7 ベース領域
8 低濃度ベース領域
9 ヒ素ドープポリシリコン
10 エミッタ領域
11 BPSG膜
12 コレクタ電極
13 エミッタ電極
14 ベース電極
Claims (1)
- 【請求項1】 エミッタ領域、コレクタ領域、ベース
領域を縦型に形成する半導体装置の製造方法において、
半導体基板上に薄膜形成を行い、ベース領域形成のため
にホウ素イオン注入を行った後、エミッタ領域上の薄膜
の窓開けを行い、フッ素イオン注入を行い、次に酸化性
雰囲気アニールを行ってベース領域を形成することを特
徴とした半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3116157A JP2672199B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
US07/886,399 US5198373A (en) | 1991-05-21 | 1992-05-21 | Process for fabricating a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3116157A JP2672199B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04343434A true JPH04343434A (ja) | 1992-11-30 |
JP2672199B2 JP2672199B2 (ja) | 1997-11-05 |
Family
ID=14680188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3116157A Expired - Fee Related JP2672199B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5198373A (ja) |
JP (1) | JP2672199B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2805092A (en) * | 1991-10-23 | 1993-05-21 | Microunity Systems Engineering, Inc. | Bipolar junction transistor exhibiting improved beta and punch-through characteristics |
EP0608999B1 (en) * | 1993-01-29 | 1997-03-26 | National Semiconductor Corporation | Bipolar transistors and methods for fabrication thereof |
EP0710399A1 (en) * | 1993-07-12 | 1996-05-08 | National Semiconductor Corporation | Process for fabricating semiconductor devices having arsenic emitters |
JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5702959A (en) * | 1995-05-31 | 1997-12-30 | Texas Instruments Incorporated | Method for making an isolated vertical transistor |
DE19628459A1 (de) | 1996-07-15 | 1998-01-29 | Siemens Ag | Halbleiterbauelement mit niedrigem Kontaktwiderstand zu hochdotierten Gebieten |
DE10052680C2 (de) * | 2000-10-24 | 2002-10-24 | Advanced Micro Devices Inc | Verfahren zum Einstellen einer Form einer auf einem Substrat gebildeten Oxidschicht |
US7238597B2 (en) * | 2002-09-27 | 2007-07-03 | Brontek Delta Corporation | Boron ion delivery system |
CN111785630A (zh) * | 2020-07-15 | 2020-10-16 | 上海华力集成电路制造有限公司 | Pnp双极型晶体管制造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4495512A (en) * | 1982-06-07 | 1985-01-22 | International Business Machines Corporation | Self-aligned bipolar transistor with inverted polycide base contact |
JPS6473766A (en) * | 1987-09-16 | 1989-03-20 | Oki Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
JPH027529A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | バイポーラトランジスタ及びその製造方法 |
JP2748420B2 (ja) * | 1988-08-12 | 1998-05-06 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
-
1991
- 1991-05-21 JP JP3116157A patent/JP2672199B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-21 US US07/886,399 patent/US5198373A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2672199B2 (ja) | 1997-11-05 |
US5198373A (en) | 1993-03-30 |
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