JPH04319752A - 情報処理装置のシステムバス制御方式 - Google Patents
情報処理装置のシステムバス制御方式Info
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- JPH04319752A JPH04319752A JP11230091A JP11230091A JPH04319752A JP H04319752 A JPH04319752 A JP H04319752A JP 11230091 A JP11230091 A JP 11230091A JP 11230091 A JP11230091 A JP 11230091A JP H04319752 A JPH04319752 A JP H04319752A
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- system bus
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- 230000010365 information processing Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 12
- 230000005540 biological transmission Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、複数のバスマスタがシ
ステムバスを介して記憶装置をアクセスする情報処理装
置におけるシステムバス制御方式に関するものである。
ステムバスを介して記憶装置をアクセスする情報処理装
置におけるシステムバス制御方式に関するものである。
【0002】
【従来の技術】複数のバスマスタがシステムバスを介し
て記憶装置をアクセスする情報処理装置における従来の
システムバス制御方式では、最初にシステムバスの使用
要求を出したバスマスタからのアドレスがシステムバス
を通じて記憶装置に与えられ、その後、記憶装置からの
データの読み出しあるいは記憶装置へのデータの書き込
みが完全に終了するまで、システムバスは上記バスマス
タにより占有される。
て記憶装置をアクセスする情報処理装置における従来の
システムバス制御方式では、最初にシステムバスの使用
要求を出したバスマスタからのアドレスがシステムバス
を通じて記憶装置に与えられ、その後、記憶装置からの
データの読み出しあるいは記憶装置へのデータの書き込
みが完全に終了するまで、システムバスは上記バスマス
タにより占有される。
【0003】すなわち、図3のタイミングチャートに示
すように、あるバスマスタが例えばデータを記憶装置か
ら読み出すためにシステムバスの使用要求を出し,記憶
装置のアドレス(ADR)“1”を1クロックの期間、
出力すると、記憶装置のアクセス時間のため、例えば2
クロックの後、ハイレベルのデータ許可信号がバスマス
タに出力され、バスマスタは4番目のクロックの期間で
データ“1”を読み取る。この間、すでに他のバスマス
タがバス使用要求を出していたとすると、その要求は5
番目のクロックのタイミングで受け付けられ、バス使用
が許可されたバスマスタはそこで始めてアドレス“2”
を出力する。そして、2クロックの後、データ“2”を
読み取る。以降のアクセスも同様に行われ、各アクセス
は4クロック分の周期で行われる。
すように、あるバスマスタが例えばデータを記憶装置か
ら読み出すためにシステムバスの使用要求を出し,記憶
装置のアドレス(ADR)“1”を1クロックの期間、
出力すると、記憶装置のアクセス時間のため、例えば2
クロックの後、ハイレベルのデータ許可信号がバスマス
タに出力され、バスマスタは4番目のクロックの期間で
データ“1”を読み取る。この間、すでに他のバスマス
タがバス使用要求を出していたとすると、その要求は5
番目のクロックのタイミングで受け付けられ、バス使用
が許可されたバスマスタはそこで始めてアドレス“2”
を出力する。そして、2クロックの後、データ“2”を
読み取る。以降のアクセスも同様に行われ、各アクセス
は4クロック分の周期で行われる。
【0004】
【発明が解決しようとする課題】ところで、上述のよう
にあるバスマスタが記憶装置のアクセスを開始してから
、実際にデータの読み出しあるいは書き込みが行えるま
でには時間がかかり、その間、システムバスは使用しな
いにも関わらず一つのバスマスタによって占有されてい
る。このように従来のシステムバス制御方式では、記憶
装置のアクセス中にシステムバスが使用されない期間が
あるため、システムバスが一つのバスマスタによって無
意味に占有され、システム全体のデータ転送能力が低く
なっているという問題がある。
にあるバスマスタが記憶装置のアクセスを開始してから
、実際にデータの読み出しあるいは書き込みが行えるま
でには時間がかかり、その間、システムバスは使用しな
いにも関わらず一つのバスマスタによって占有されてい
る。このように従来のシステムバス制御方式では、記憶
装置のアクセス中にシステムバスが使用されない期間が
あるため、システムバスが一つのバスマスタによって無
意味に占有され、システム全体のデータ転送能力が低く
なっているという問題がある。
【0005】本発明の目的は、このような問題を解決し
、システムバスの無意味な占有をなくしてシステム全体
のデータ転送能力を高めることを可能とする情報処理装
置のシステムバス制御方式を提供することにある。
、システムバスの無意味な占有をなくしてシステム全体
のデータ転送能力を高めることを可能とする情報処理装
置のシステムバス制御方式を提供することにある。
【0006】
【課題を解決するための手段】本発明は、複数のバスマ
スタがシステムバスを介して記憶装置をアクセスする情
報処理装置のシステムバス制御方式において、前記バス
マスタのアクセス情報として、前記バスマスタが出力す
る前記記憶装置のアドレス、前記バスマスタが出力する
前記記憶装置における書き込み/読み出しを区別するた
めのフラグデータ、ならびに前記バスマスタの番号を保
持し、前記アドレスおよび前記フラグデータを前記記憶
装置に出力する情報保持手段と、この情報保持手段を制
御し、前記アクセス情報の格納、最も早く格納された前
記アクセス情報の出力、ならびに格納されている前記ア
クセス情報の除去を行わせる第1の制御手段と、前記シ
ステムバスの使用要求を前記バスマスタから受け取り、
前記バスマスタの優先度の順にその前記アクセス情報を
、前記第1の制御手段を制御して前記情報保持手段に格
納させ、前記記憶装置からのデータの読み出しあるいは
前記記憶装置へのデータの書き込みが可能なとき、前記
情報保持手段が出力している前記番号の前記バスマスタ
に前記システムバスによるデータ転送を許可する第2の
制御手段とを設けることを特徴とする。
スタがシステムバスを介して記憶装置をアクセスする情
報処理装置のシステムバス制御方式において、前記バス
マスタのアクセス情報として、前記バスマスタが出力す
る前記記憶装置のアドレス、前記バスマスタが出力する
前記記憶装置における書き込み/読み出しを区別するた
めのフラグデータ、ならびに前記バスマスタの番号を保
持し、前記アドレスおよび前記フラグデータを前記記憶
装置に出力する情報保持手段と、この情報保持手段を制
御し、前記アクセス情報の格納、最も早く格納された前
記アクセス情報の出力、ならびに格納されている前記ア
クセス情報の除去を行わせる第1の制御手段と、前記シ
ステムバスの使用要求を前記バスマスタから受け取り、
前記バスマスタの優先度の順にその前記アクセス情報を
、前記第1の制御手段を制御して前記情報保持手段に格
納させ、前記記憶装置からのデータの読み出しあるいは
前記記憶装置へのデータの書き込みが可能なとき、前記
情報保持手段が出力している前記番号の前記バスマスタ
に前記システムバスによるデータ転送を許可する第2の
制御手段とを設けることを特徴とする。
【0007】
【実施例】次に本発明の実施例について説明する。図1
に本発明のシステムバス制御方式にもとづく情報処理装
置の一例を示す。この情報処理装置では5チャンネルの
バスマスタ1〜5が、システムバス7〜9を通じて主記
憶装置6をアクセスするようになっている。なお、シス
テムバス7はアドレスおよびデータを転送するためのシ
ステムバスであり、システムバス8はバス要求信号を、
システムバス9はアドレス許可信号およびデータ許可信
号をそれぞれ転送するためのものである。
に本発明のシステムバス制御方式にもとづく情報処理装
置の一例を示す。この情報処理装置では5チャンネルの
バスマスタ1〜5が、システムバス7〜9を通じて主記
憶装置6をアクセスするようになっている。なお、シス
テムバス7はアドレスおよびデータを転送するためのシ
ステムバスであり、システムバス8はバス要求信号を、
システムバス9はアドレス許可信号およびデータ許可信
号をそれぞれ転送するためのものである。
【0008】主記憶装置6のメモリ13は各バスマスタ
1〜5がシステムバス7を通じてアクセスするメモリで
あり、アドレスが与えられてから一定の時間が経過し、
データの読み出しあるいは書き込みが可能となったとき
は、ハイレベルのデータ送受信可能信号14を出力する
。主記憶装置6はこの他、アクセス情報として、バスマ
スタ1〜5が出力するメモリ13のアドレスと読み出し
/書き込み(R/W)を区別するためのリード/ライト
フラグデータ、およびバスマスタ1〜5のチャンネル番
号を保持し、アドレスおよびフラグデータをメモリ13
に出力する5段構成のFIFOレジスタ10と、このF
IFOレジスタ10を制御し、上記アクセス情報の格納
、および格納されているアクセス情報のシフトを行うF
IFO制御回路11とを備え、さらに、システムバスの
使用要求を表すバス要求信号をバスマスタ1〜5から受
け取り、メモリ13がデータ送受信可能信号14を出力
していないときは、システムバス9を通じてアドレス許
可信号をバスマスタに出力し、バスマスタの優先度の順
にそのアクセス情報を、FIFO制御回路11を制御し
てFIFOレジスタ10に格納させ、メモリ13がデー
タ送受信可能信号14を出力したときは、FIFOレジ
スタ10が出力しているチャンネル番号のバスマスタに
システムバス9を通じてデータ許可信号を出力する。
1〜5がシステムバス7を通じてアクセスするメモリで
あり、アドレスが与えられてから一定の時間が経過し、
データの読み出しあるいは書き込みが可能となったとき
は、ハイレベルのデータ送受信可能信号14を出力する
。主記憶装置6はこの他、アクセス情報として、バスマ
スタ1〜5が出力するメモリ13のアドレスと読み出し
/書き込み(R/W)を区別するためのリード/ライト
フラグデータ、およびバスマスタ1〜5のチャンネル番
号を保持し、アドレスおよびフラグデータをメモリ13
に出力する5段構成のFIFOレジスタ10と、このF
IFOレジスタ10を制御し、上記アクセス情報の格納
、および格納されているアクセス情報のシフトを行うF
IFO制御回路11とを備え、さらに、システムバスの
使用要求を表すバス要求信号をバスマスタ1〜5から受
け取り、メモリ13がデータ送受信可能信号14を出力
していないときは、システムバス9を通じてアドレス許
可信号をバスマスタに出力し、バスマスタの優先度の順
にそのアクセス情報を、FIFO制御回路11を制御し
てFIFOレジスタ10に格納させ、メモリ13がデー
タ送受信可能信号14を出力したときは、FIFOレジ
スタ10が出力しているチャンネル番号のバスマスタに
システムバス9を通じてデータ許可信号を出力する。
【0009】なお、この情報処理装置では、バスマスタ
の優先度はバスマスタ1,2,3,4,5の順となって
おり、また、メモリ13はアドレスが与えられてから2
クロック後にデータの書き込みあるいは読み出しが可能
となり、ハイレベルのデータ送受信可能信号14を出力
するものとする。
の優先度はバスマスタ1,2,3,4,5の順となって
おり、また、メモリ13はアドレスが与えられてから2
クロック後にデータの書き込みあるいは読み出しが可能
となり、ハイレベルのデータ送受信可能信号14を出力
するものとする。
【0010】次に、図2に示すタイミングチャートを用
いて動作を説明する。すべてのバスマスタ1〜5がシス
テムバス8を通じて同時にバス制御回路12にバス要求
信号を出力したとする。このとき制御回路12はまず最
も優先度の高いバスマスタ1にアドレス許可信号をシス
テムバス9を通じて出力する。バスマスタ1はこの信号
を受け取ると、1番目のクロックの期間でアドレス(A
DR)“1”およびリードライトフラグデータをシステ
ムバス7に出力する。バス制御回路12はここでFIF
O制御回路11を制御し、システムバス7に出力された
上記アドレスおよびフラグデータをレジスタ10に格納
させ、さらにバスマスタ1のチャンネル番号を出力して
レジスタ10に格納させる。そしてこの段階では、レジ
スタ10にはこれらのバスマスタ1のアクセス情報しか
格納されていないので、制御回路11はレジスタ10に
それを出力させる。その結果、メモリ13に対するアク
セスが開始される。
いて動作を説明する。すべてのバスマスタ1〜5がシス
テムバス8を通じて同時にバス制御回路12にバス要求
信号を出力したとする。このとき制御回路12はまず最
も優先度の高いバスマスタ1にアドレス許可信号をシス
テムバス9を通じて出力する。バスマスタ1はこの信号
を受け取ると、1番目のクロックの期間でアドレス(A
DR)“1”およびリードライトフラグデータをシステ
ムバス7に出力する。バス制御回路12はここでFIF
O制御回路11を制御し、システムバス7に出力された
上記アドレスおよびフラグデータをレジスタ10に格納
させ、さらにバスマスタ1のチャンネル番号を出力して
レジスタ10に格納させる。そしてこの段階では、レジ
スタ10にはこれらのバスマスタ1のアクセス情報しか
格納されていないので、制御回路11はレジスタ10に
それを出力させる。その結果、メモリ13に対するアク
セスが開始される。
【0011】次に制御回路12は、メモリ13からまだ
データ送受信可能信号14が出力されていないので、バ
スマスタ2にアドレス許可信号を出力する。これにより
バスマスタ2は、2番目のクロックの期間で、アドレス
“2”およびリード/ライトフラグデータをシステムバ
ス7に出力する。バス制御回路12はFIFO制御回路
11を制御し、システムバス7に出力された上記アドレ
スおよびフラグデータをレジスタ10に格納させ、さら
にバスマスタ2のチャンネル番号を出力してレジスタ1
0に格納させる。制御回路12はその後さらにバスマス
タ3にアドレス許可信号を出力し、3番目のクロックの
期間でアドレス“2”およびリード/ライトフラグデー
タをシステムバス7に出力させる。そしてFIFO制御
回路11は制御回路12の制御にもとづき、システムバ
ス7に出力された上記アドレスおよびフラグデータをレ
ジスタ10に格納させ、さらに制御回路12からのバス
マスタ3のチャンネル番号をレジスタ10に格納させる
。
データ送受信可能信号14が出力されていないので、バ
スマスタ2にアドレス許可信号を出力する。これにより
バスマスタ2は、2番目のクロックの期間で、アドレス
“2”およびリード/ライトフラグデータをシステムバ
ス7に出力する。バス制御回路12はFIFO制御回路
11を制御し、システムバス7に出力された上記アドレ
スおよびフラグデータをレジスタ10に格納させ、さら
にバスマスタ2のチャンネル番号を出力してレジスタ1
0に格納させる。制御回路12はその後さらにバスマス
タ3にアドレス許可信号を出力し、3番目のクロックの
期間でアドレス“2”およびリード/ライトフラグデー
タをシステムバス7に出力させる。そしてFIFO制御
回路11は制御回路12の制御にもとづき、システムバ
ス7に出力された上記アドレスおよびフラグデータをレ
ジスタ10に格納させ、さらに制御回路12からのバス
マスタ3のチャンネル番号をレジスタ10に格納させる
。
【0012】4番目のクロックのタイミングでメモリ1
3がデータ送受信可能信号14を出力すると、制御回路
12はアドレス許可信号の出力は行わず、データ許可信
号をシステムバス9を通じてバスマスタ1に出力する。 これによりバスマスタ1は4番目のクロックの期間でシ
ステムバス7を通じてメモリ13からデータ“1”を受
け取る(あるいはメモリ13にデータ“1”を書き込む
)。このとき制御回路12は同時に制御回路11に指示
を出し、レジスタ10を1段、シフトさせる。その結果
、バスマスタ1のアクセス情報は消滅し、アドレス“2
”がメモリ13に与えられ、次のアクセスが開始される
。
3がデータ送受信可能信号14を出力すると、制御回路
12はアドレス許可信号の出力は行わず、データ許可信
号をシステムバス9を通じてバスマスタ1に出力する。 これによりバスマスタ1は4番目のクロックの期間でシ
ステムバス7を通じてメモリ13からデータ“1”を受
け取る(あるいはメモリ13にデータ“1”を書き込む
)。このとき制御回路12は同時に制御回路11に指示
を出し、レジスタ10を1段、シフトさせる。その結果
、バスマスタ1のアクセス情報は消滅し、アドレス“2
”がメモリ13に与えられ、次のアクセスが開始される
。
【0013】その後、メモリ13が次のデータ送受信可
能信号14を出力するまでの間、制御回路12は上述の
場合と同様にして、バスマスタ4,5にアドレスおよび
フラグデータをそれぞれ5,6番目のクロックの期間で
順番に出力させ、それらをチャンネル番号と共にレジス
タ10に格納させる。
能信号14を出力するまでの間、制御回路12は上述の
場合と同様にして、バスマスタ4,5にアドレスおよび
フラグデータをそれぞれ5,6番目のクロックの期間で
順番に出力させ、それらをチャンネル番号と共にレジス
タ10に格納させる。
【0014】そして、7番目のクロックのタイミングで
メモリ13がデータ送受信可能信号14を出力すると、
データ許可信号をシステムバス9を通じてバスマスタ2
に出力する。これによりバスマスタ2は7番目のクロッ
クの期間でシステムバス7を通じてメモリ13からデー
タ“2”を受け取る(あるいはメモリ13にデータ“2
”を書き込む)。このとき制御回路12は同時に制御回
路11に指示を出し、レジスタ10を1段、シフトさせ
る。その結果、アドレス“3”がメモリ13に与えられ
、次のアクセスが開始される。
メモリ13がデータ送受信可能信号14を出力すると、
データ許可信号をシステムバス9を通じてバスマスタ2
に出力する。これによりバスマスタ2は7番目のクロッ
クの期間でシステムバス7を通じてメモリ13からデー
タ“2”を受け取る(あるいはメモリ13にデータ“2
”を書き込む)。このとき制御回路12は同時に制御回
路11に指示を出し、レジスタ10を1段、シフトさせ
る。その結果、アドレス“3”がメモリ13に与えられ
、次のアクセスが開始される。
【0015】このようにして残りのバスマスタ3〜5も
それぞれ10,13,16番目のクロックのタイミング
でデータ“3”〜“5”を順次、メモリ13から受け取
る(あるいはメモリ13にデータ“2”〜“5”を書き
込む)。
それぞれ10,13,16番目のクロックのタイミング
でデータ“3”〜“5”を順次、メモリ13から受け取
る(あるいはメモリ13にデータ“2”〜“5”を書き
込む)。
【0016】すなわち、この情報処理装置では、バス使
用要求がバスマスタから出されている限りシステムバス
は無駄なく利用され、図3の従来の場合と比較して分か
るように、アクセス時間は1クロック分短縮される。
用要求がバスマスタから出されている限りシステムバス
は無駄なく利用され、図3の従来の場合と比較して分か
るように、アクセス時間は1クロック分短縮される。
【0017】
【発明の効果】以上説明したように本発明のシステムバ
ス制御方式にもとづく情報処理装置では、記憶装置のア
クセスは情報保持手段に格納されたアドレス情報により
行われ、情報保持手段へのアドレス情報の格納は、記憶
装置にアドレスを与えてから実際にデータの授受が可能
となるまでの期間に、システムバスを通じて行われる。 従って、記憶装置のアクセス中にシステムバスが一つの
バスマスタによって無意味に占有されることがなくなり
、システム全体のデータ転送能力を高めることが可能と
なる。
ス制御方式にもとづく情報処理装置では、記憶装置のア
クセスは情報保持手段に格納されたアドレス情報により
行われ、情報保持手段へのアドレス情報の格納は、記憶
装置にアドレスを与えてから実際にデータの授受が可能
となるまでの期間に、システムバスを通じて行われる。 従って、記憶装置のアクセス中にシステムバスが一つの
バスマスタによって無意味に占有されることがなくなり
、システム全体のデータ転送能力を高めることが可能と
なる。
【図1】本発明のシステムバス制御方式にもとづく情報
処理装置の一例を示すブロック図である。
処理装置の一例を示すブロック図である。
【図2】図1の情報処理装置の動作を示すタイミングチ
ャートである。
ャートである。
【図3】従来のシステムバス制御方式にもとづく情報処
理装置の動作を示すタイミングチャートである。
理装置の動作を示すタイミングチャートである。
1〜5 バスマスタ
6 主記憶装置
7〜9 システムバス
10 FIFOレジスタ
11 FIFO制御回路
12 バス制御回路
13 メモリ
Claims (3)
- 【請求項1】複数のバスマスタがシステムバスを介して
記憶装置をアクセスする情報処理装置のシステムバス制
御方式において、前記バスマスタのアクセス情報として
、前記バスマスタが出力する前記記憶装置のアドレス、
前記バスマスタが出力する前記記憶装置における書き込
み/読み出しを区別するためのフラグデータ、ならびに
前記バスマスタの番号を保持し、前記アドレスおよび前
記フラグデータを前記記憶装置に出力する情報保持手段
と、この情報保持手段を制御し、前記アクセス情報の格
納、最も早く格納された前記アクセス情報の出力、なら
びに格納されている前記アクセス情報の除去を行わせる
第1の制御手段と、前記システムバスの使用要求を前記
バスマスタから受け取り、前記バスマスタの優先度の順
にその前記アクセス情報を、前記第1の制御手段を制御
して前記情報保持手段に格納させ、前記記憶装置からの
データの読み出しあるいは前記記憶装置へのデータの書
き込みが可能なとき、前記情報保持手段が出力している
前記番号の前記バスマスタに前記システムバスによるデ
ータ転送を許可する第2の制御手段とを設けることを特
徴とする情報処理装置のシステムバス制御方式。 - 【請求項2】前記情報保持手段はFIFOレジスタであ
ることを特徴とする請求項1記載の情報処理装置のシス
テムバス制御方式。 - 【請求項3】前記バス制御手段は、前記記憶装置が出力
し、前記記憶装置へのデータの書き込みあるいは前記記
憶装置からのデータの読み出しが可能であることを示す
信号にもとづいて、前記バスマスタに前記システムバス
によるデータ転送を許可することを特徴とする請求項1
または請求項2記載の情報処理装置のシステムバス制御
方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11230091A JPH04319752A (ja) | 1991-04-18 | 1991-04-18 | 情報処理装置のシステムバス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11230091A JPH04319752A (ja) | 1991-04-18 | 1991-04-18 | 情報処理装置のシステムバス制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04319752A true JPH04319752A (ja) | 1992-11-10 |
Family
ID=14583233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11230091A Pending JPH04319752A (ja) | 1991-04-18 | 1991-04-18 | 情報処理装置のシステムバス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04319752A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012018606A (ja) * | 2010-07-09 | 2012-01-26 | Denso Corp | Fifoデータ読出装置 |
-
1991
- 1991-04-18 JP JP11230091A patent/JPH04319752A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012018606A (ja) * | 2010-07-09 | 2012-01-26 | Denso Corp | Fifoデータ読出装置 |
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