JPH04319752A - 情報処理装置のシステムバス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のバスマスタがシ
ステムバスを介して記憶装置をアクセスする情報処理装
置におけるシステムバス制御方式に関するものである。

【０００２】

【従来の技術】複数のバスマスタがシステムバスを介し
て記憶装置をアクセスする情報処理装置における従来の
システムバス制御方式では、最初にシステムバスの使用
要求を出したバスマスタからのアドレスがシステムバス
を通じて記憶装置に与えられ、その後、記憶装置からの
データの読み出しあるいは記憶装置へのデータの書き込
みが完全に終了するまで、システムバスは上記バスマス
タにより占有される。

【０００３】すなわち、図３のタイミングチャートに示
すように、あるバスマスタが例えばデータを記憶装置か
ら読み出すためにシステムバスの使用要求を出し，記憶
装置のアドレス（ＡＤＲ）“１”を１クロックの期間、
出力すると、記憶装置のアクセス時間のため、例えば２
クロックの後、ハイレベルのデータ許可信号がバスマス
タに出力され、バスマスタは４番目のクロックの期間で
データ“１”を読み取る。この間、すでに他のバスマス
タがバス使用要求を出していたとすると、その要求は５
番目のクロックのタイミングで受け付けられ、バス使用
が許可されたバスマスタはそこで始めてアドレス“２”
を出力する。そして、２クロックの後、データ“２”を
読み取る。以降のアクセスも同様に行われ、各アクセス
は４クロック分の周期で行われる。

【０００４】

【発明が解決しようとする課題】ところで、上述のよう
にあるバスマスタが記憶装置のアクセスを開始してから
、実際にデータの読み出しあるいは書き込みが行えるま
でには時間がかかり、その間、システムバスは使用しな
いにも関わらず一つのバスマスタによって占有されてい
る。このように従来のシステムバス制御方式では、記憶
装置のアクセス中にシステムバスが使用されない期間が
あるため、システムバスが一つのバスマスタによって無
意味に占有され、システム全体のデータ転送能力が低く
なっているという問題がある。

【０００５】本発明の目的は、このような問題を解決し
、システムバスの無意味な占有をなくしてシステム全体
のデータ転送能力を高めることを可能とする情報処理装
置のシステムバス制御方式を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、複数のバスマ
スタがシステムバスを介して記憶装置をアクセスする情
報処理装置のシステムバス制御方式において、前記バス
マスタのアクセス情報として、前記バスマスタが出力す
る前記記憶装置のアドレス、前記バスマスタが出力する
前記記憶装置における書き込み／読み出しを区別するた
めのフラグデータ、ならびに前記バスマスタの番号を保
持し、前記アドレスおよび前記フラグデータを前記記憶
装置に出力する情報保持手段と、この情報保持手段を制
御し、前記アクセス情報の格納、最も早く格納された前
記アクセス情報の出力、ならびに格納されている前記ア
クセス情報の除去を行わせる第１の制御手段と、前記シ
ステムバスの使用要求を前記バスマスタから受け取り、
前記バスマスタの優先度の順にその前記アクセス情報を
、前記第１の制御手段を制御して前記情報保持手段に格
納させ、前記記憶装置からのデータの読み出しあるいは
前記記憶装置へのデータの書き込みが可能なとき、前記
情報保持手段が出力している前記番号の前記バスマスタ
に前記システムバスによるデータ転送を許可する第２の
制御手段とを設けることを特徴とする。

【０００７】

【実施例】次に本発明の実施例について説明する。図１
に本発明のシステムバス制御方式にもとづく情報処理装
置の一例を示す。この情報処理装置では５チャンネルの
バスマスタ１〜５が、システムバス７〜９を通じて主記
憶装置６をアクセスするようになっている。なお、シス
テムバス７はアドレスおよびデータを転送するためのシ
ステムバスであり、システムバス８はバス要求信号を、
システムバス９はアドレス許可信号およびデータ許可信
号をそれぞれ転送するためのものである。

【０００８】主記憶装置６のメモリ１３は各バスマスタ
１〜５がシステムバス７を通じてアクセスするメモリで
あり、アドレスが与えられてから一定の時間が経過し、
データの読み出しあるいは書き込みが可能となったとき
は、ハイレベルのデータ送受信可能信号１４を出力する
。主記憶装置６はこの他、アクセス情報として、バスマ
スタ１〜５が出力するメモリ１３のアドレスと読み出し
／書き込み（Ｒ／Ｗ）を区別するためのリード／ライト
フラグデータ、およびバスマスタ１〜５のチャンネル番
号を保持し、アドレスおよびフラグデータをメモリ１３
に出力する５段構成のＦＩＦＯレジスタ１０と、このＦ
ＩＦＯレジスタ１０を制御し、上記アクセス情報の格納
、および格納されているアクセス情報のシフトを行うＦ
ＩＦＯ制御回路１１とを備え、さらに、システムバスの
使用要求を表すバス要求信号をバスマスタ１〜５から受
け取り、メモリ１３がデータ送受信可能信号１４を出力
していないときは、システムバス９を通じてアドレス許
可信号をバスマスタに出力し、バスマスタの優先度の順
にそのアクセス情報を、ＦＩＦＯ制御回路１１を制御し
てＦＩＦＯレジスタ１０に格納させ、メモリ１３がデー
タ送受信可能信号１４を出力したときは、ＦＩＦＯレジ
スタ１０が出力しているチャンネル番号のバスマスタに
システムバス９を通じてデータ許可信号を出力する。

【０００９】なお、この情報処理装置では、バスマスタ
の優先度はバスマスタ１，２，３，４，５の順となって
おり、また、メモリ１３はアドレスが与えられてから２
クロック後にデータの書き込みあるいは読み出しが可能
となり、ハイレベルのデータ送受信可能信号１４を出力
するものとする。

【００１０】次に、図２に示すタイミングチャートを用
いて動作を説明する。すべてのバスマスタ１〜５がシス
テムバス８を通じて同時にバス制御回路１２にバス要求
信号を出力したとする。このとき制御回路１２はまず最
も優先度の高いバスマスタ１にアドレス許可信号をシス
テムバス９を通じて出力する。バスマスタ１はこの信号
を受け取ると、１番目のクロックの期間でアドレス（Ａ
ＤＲ）“１”およびリードライトフラグデータをシステ
ムバス７に出力する。バス制御回路１２はここでＦＩＦ
Ｏ制御回路１１を制御し、システムバス７に出力された
上記アドレスおよびフラグデータをレジスタ１０に格納
させ、さらにバスマスタ１のチャンネル番号を出力して
レジスタ１０に格納させる。そしてこの段階では、レジ
スタ１０にはこれらのバスマスタ１のアクセス情報しか
格納されていないので、制御回路１１はレジスタ１０に
それを出力させる。その結果、メモリ１３に対するアク
セスが開始される。

【００１１】次に制御回路１２は、メモリ１３からまだ
データ送受信可能信号１４が出力されていないので、バ
スマスタ２にアドレス許可信号を出力する。これにより
バスマスタ２は、２番目のクロックの期間で、アドレス
“２”およびリード／ライトフラグデータをシステムバ
ス７に出力する。バス制御回路１２はＦＩＦＯ制御回路
１１を制御し、システムバス７に出力された上記アドレ
スおよびフラグデータをレジスタ１０に格納させ、さら
にバスマスタ２のチャンネル番号を出力してレジスタ１
０に格納させる。制御回路１２はその後さらにバスマス
タ３にアドレス許可信号を出力し、３番目のクロックの
期間でアドレス“２”およびリード／ライトフラグデー
タをシステムバス７に出力させる。そしてＦＩＦＯ制御
回路１１は制御回路１２の制御にもとづき、システムバ
ス７に出力された上記アドレスおよびフラグデータをレ
ジスタ１０に格納させ、さらに制御回路１２からのバス
マスタ３のチャンネル番号をレジスタ１０に格納させる
。

【００１２】４番目のクロックのタイミングでメモリ１
３がデータ送受信可能信号１４を出力すると、制御回路
１２はアドレス許可信号の出力は行わず、データ許可信
号をシステムバス９を通じてバスマスタ１に出力する。 これによりバスマスタ１は４番目のクロックの期間でシ
ステムバス７を通じてメモリ１３からデータ“１”を受
け取る（あるいはメモリ１３にデータ“１”を書き込む
）。このとき制御回路１２は同時に制御回路１１に指示
を出し、レジスタ１０を１段、シフトさせる。その結果
、バスマスタ１のアクセス情報は消滅し、アドレス“２
”がメモリ１３に与えられ、次のアクセスが開始される
。

【００１３】その後、メモリ１３が次のデータ送受信可
能信号１４を出力するまでの間、制御回路１２は上述の
場合と同様にして、バスマスタ４，５にアドレスおよび
フラグデータをそれぞれ５，６番目のクロックの期間で
順番に出力させ、それらをチャンネル番号と共にレジス
タ１０に格納させる。

【００１４】そして、７番目のクロックのタイミングで
メモリ１３がデータ送受信可能信号１４を出力すると、
データ許可信号をシステムバス９を通じてバスマスタ２
に出力する。これによりバスマスタ２は７番目のクロッ
クの期間でシステムバス７を通じてメモリ１３からデー
タ“２”を受け取る（あるいはメモリ１３にデータ“２
”を書き込む）。このとき制御回路１２は同時に制御回
路１１に指示を出し、レジスタ１０を１段、シフトさせ
る。その結果、アドレス“３”がメモリ１３に与えられ
、次のアクセスが開始される。

【００１５】このようにして残りのバスマスタ３〜５も
それぞれ１０，１３，１６番目のクロックのタイミング
でデータ“３”〜“５”を順次、メモリ１３から受け取
る（あるいはメモリ１３にデータ“２”〜“５”を書き
込む）。

【００１６】すなわち、この情報処理装置では、バス使
用要求がバスマスタから出されている限りシステムバス
は無駄なく利用され、図３の従来の場合と比較して分か
るように、アクセス時間は１クロック分短縮される。

【００１７】

【発明の効果】以上説明したように本発明のシステムバ
ス制御方式にもとづく情報処理装置では、記憶装置のア
クセスは情報保持手段に格納されたアドレス情報により
行われ、情報保持手段へのアドレス情報の格納は、記憶
装置にアドレスを与えてから実際にデータの授受が可能
となるまでの期間に、システムバスを通じて行われる。 従って、記憶装置のアクセス中にシステムバスが一つの
バスマスタによって無意味に占有されることがなくなり
、システム全体のデータ転送能力を高めることが可能と
なる。

【図面の簡単な説明】

【図１】本発明のシステムバス制御方式にもとづく情報
処理装置の一例を示すブロック図である。

【図２】図１の情報処理装置の動作を示すタイミングチ
ャートである。

【図３】従来のシステムバス制御方式にもとづく情報処
理装置の動作を示すタイミングチャートである。

【符号の説明】

１〜５　　バスマスタ ６　　主記憶装置 ７〜９　　システムバス １０　　ＦＩＦＯレジスタ １１　　ＦＩＦＯ制御回路 １２　　バス制御回路 １３　　メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のバスマスタがシステムバスを介して
   記憶装置をアクセスする情報処理装置のシステムバス制
   御方式において、前記バスマスタのアクセス情報として
   、前記バスマスタが出力する前記記憶装置のアドレス、
   前記バスマスタが出力する前記記憶装置における書き込
   み／読み出しを区別するためのフラグデータ、ならびに
   前記バスマスタの番号を保持し、前記アドレスおよび前
   記フラグデータを前記記憶装置に出力する情報保持手段
   と、この情報保持手段を制御し、前記アクセス情報の格
   納、最も早く格納された前記アクセス情報の出力、なら
   びに格納されている前記アクセス情報の除去を行わせる
   第１の制御手段と、前記システムバスの使用要求を前記
   バスマスタから受け取り、前記バスマスタの優先度の順
   にその前記アクセス情報を、前記第１の制御手段を制御
   して前記情報保持手段に格納させ、前記記憶装置からの
   データの読み出しあるいは前記記憶装置へのデータの書
   き込みが可能なとき、前記情報保持手段が出力している
   前記番号の前記バスマスタに前記システムバスによるデ
   ータ転送を許可する第２の制御手段とを設けることを特
   徴とする情報処理装置のシステムバス制御方式。
2. 【請求項２】前記情報保持手段はＦＩＦＯレジスタであ
   ることを特徴とする請求項１記載の情報処理装置のシス
   テムバス制御方式。
3. 【請求項３】前記バス制御手段は、前記記憶装置が出力
   し、前記記憶装置へのデータの書き込みあるいは前記記
   憶装置からのデータの読み出しが可能であることを示す
   信号にもとづいて、前記バスマスタに前記システムバス
   によるデータ転送を許可することを特徴とする請求項１
   または請求項２記載の情報処理装置のシステムバス制御
   方式。