JPH04319752A - System bus control system for information processor - Google Patents
System bus control system for information processorInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、複数のバスマスタがシ
ステムバスを介して記憶装置をアクセスする情報処理装
置におけるシステムバス制御方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a system bus control system in an information processing apparatus in which a plurality of bus masters access a storage device via a system bus.
【０００２】0002
【従来の技術】複数のバスマスタがシステムバスを介し
て記憶装置をアクセスする情報処理装置における従来の
システムバス制御方式では、最初にシステムバスの使用
要求を出したバスマスタからのアドレスがシステムバス
を通じて記憶装置に与えられ、その後、記憶装置からの
データの読み出しあるいは記憶装置へのデータの書き込
みが完全に終了するまで、システムバスは上記バスマス
タにより占有される。2. Description of the Related Art In a conventional system bus control method for an information processing device in which multiple bus masters access a storage device via a system bus, the address from the bus master that first issued a request to use the system bus is stored via the system bus. The system bus is then occupied by the bus master until reading data from or writing data to the storage device is completely completed.
【０００３】すなわち、図３のタイミングチャートに示
すように、あるバスマスタが例えばデータを記憶装置か
ら読み出すためにシステムバスの使用要求を出し，記憶
装置のアドレス（ＡＤＲ）“１”を１クロックの期間、
出力すると、記憶装置のアクセス時間のため、例えば２
クロックの後、ハイレベルのデータ許可信号がバスマス
タに出力され、バスマスタは４番目のクロックの期間で
データ“１”を読み取る。この間、すでに他のバスマス
タがバス使用要求を出していたとすると、その要求は５
番目のクロックのタイミングで受け付けられ、バス使用
が許可されたバスマスタはそこで始めてアドレス“２”
を出力する。そして、２クロックの後、データ“２”を
読み取る。以降のアクセスも同様に行われ、各アクセス
は４クロック分の周期で行われる。That is, as shown in the timing chart of FIG. 3, a bus master issues a request to use the system bus, for example, to read data from a storage device, and sets the address (ADR) of the storage device to "1" for one clock period. ,
When outputting, for example, 2
After the clock, a high level data enable signal is output to the bus master, and the bus master reads data "1" during the fourth clock period. During this time, if another bus master has already issued a bus use request, the request will be
The bus master, which is accepted at the timing of the second clock and is allowed to use the bus, starts at address “2”.
Output. Then, after two clocks, data "2" is read. Subsequent accesses are performed in the same manner, and each access is performed at a cycle of four clocks.
【０００４】0004
【発明が解決しようとする課題】ところで、上述のよう
にあるバスマスタが記憶装置のアクセスを開始してから
、実際にデータの読み出しあるいは書き込みが行えるま
でには時間がかかり、その間、システムバスは使用しな
いにも関わらず一つのバスマスタによって占有されてい
る。このように従来のシステムバス制御方式では、記憶
装置のアクセス中にシステムバスが使用されない期間が
あるため、システムバスが一つのバスマスタによって無
意味に占有され、システム全体のデータ転送能力が低く
なっているという問題がある。[Problems to be Solved by the Invention] By the way, as mentioned above, it takes time for a certain bus master to start accessing a storage device and to actually read or write data, and during that time, the system bus is not used. It is occupied by one bus master even though it is not used. In this way, with conventional system bus control methods, there is a period when the system bus is not used while accessing the storage device, so the system bus is meaninglessly occupied by one bus master, reducing the data transfer capacity of the entire system. There is a problem that there is.
【０００５】本発明の目的は、このような問題を解決し
、システムバスの無意味な占有をなくしてシステム全体
のデータ転送能力を高めることを可能とする情報処理装
置のシステムバス制御方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a system bus control method for an information processing device that solves these problems, eliminates meaningless occupancy of the system bus, and improves the data transfer capacity of the entire system. It's about doing.
【０００６】[0006]
【課題を解決するための手段】本発明は、複数のバスマ
スタがシステムバスを介して記憶装置をアクセスする情
報処理装置のシステムバス制御方式において、前記バス
マスタのアクセス情報として、前記バスマスタが出力す
る前記記憶装置のアドレス、前記バスマスタが出力する
前記記憶装置における書き込み／読み出しを区別するた
めのフラグデータ、ならびに前記バスマスタの番号を保
持し、前記アドレスおよび前記フラグデータを前記記憶
装置に出力する情報保持手段と、この情報保持手段を制
御し、前記アクセス情報の格納、最も早く格納された前
記アクセス情報の出力、ならびに格納されている前記ア
クセス情報の除去を行わせる第１の制御手段と、前記シ
ステムバスの使用要求を前記バスマスタから受け取り、
前記バスマスタの優先度の順にその前記アクセス情報を
、前記第１の制御手段を制御して前記情報保持手段に格
納させ、前記記憶装置からのデータの読み出しあるいは
前記記憶装置へのデータの書き込みが可能なとき、前記
情報保持手段が出力している前記番号の前記バスマスタ
に前記システムバスによるデータ転送を許可する第２の
制御手段とを設けることを特徴とする。Means for Solving the Problems The present invention provides a system bus control method for an information processing device in which a plurality of bus masters access a storage device via a system bus, in which a plurality of bus masters outputs the following information as access information of the bus masters. Information holding means that holds an address of a storage device, flag data output by the bus master to distinguish writing/reading in the storage device, and a number of the bus master, and outputs the address and flag data to the storage device. a first control means that controls the information holding means to store the access information, output the earliest stored access information, and remove the stored access information; and the system bus. receives a request for the use of the bus from the bus master;
The access information is stored in the information holding means by controlling the first control means in order of the priority of the bus master, and data can be read from or written to the storage device. In this case, the present invention is characterized by providing a second control means for permitting data transfer by the system bus to the bus master of the number outputted by the information holding means.
【０００７】[0007]
【実施例】次に本発明の実施例について説明する。図１
に本発明のシステムバス制御方式にもとづく情報処理装
置の一例を示す。この情報処理装置では５チャンネルの
バスマスタ１〜５が、システムバス７〜９を通じて主記
憶装置６をアクセスするようになっている。なお、シス
テムバス７はアドレスおよびデータを転送するためのシ
ステムバスであり、システムバス８はバス要求信号を、
システムバス９はアドレス許可信号およびデータ許可信
号をそれぞれ転送するためのものである。[Example] Next, an example of the present invention will be described. Figure 1
1 shows an example of an information processing device based on the system bus control method of the present invention. In this information processing apparatus, five channel bus masters 1-5 access the main storage device 6 through system buses 7-9. Note that the system bus 7 is a system bus for transferring addresses and data, and the system bus 8 is a bus request signal.
System bus 9 is for transferring address permission signals and data permission signals, respectively.
【０００８】主記憶装置６のメモリ１３は各バスマスタ
１〜５がシステムバス７を通じてアクセスするメモリで
あり、アドレスが与えられてから一定の時間が経過し、
データの読み出しあるいは書き込みが可能となったとき
は、ハイレベルのデータ送受信可能信号１４を出力する
。主記憶装置６はこの他、アクセス情報として、バスマ
スタ１〜５が出力するメモリ１３のアドレスと読み出し
／書き込み（Ｒ／Ｗ）を区別するためのリード／ライト
フラグデータ、およびバスマスタ１〜５のチャンネル番
号を保持し、アドレスおよびフラグデータをメモリ１３
に出力する５段構成のＦＩＦＯレジスタ１０と、このＦ
ＩＦＯレジスタ１０を制御し、上記アクセス情報の格納
、および格納されているアクセス情報のシフトを行うＦ
ＩＦＯ制御回路１１とを備え、さらに、システムバスの
使用要求を表すバス要求信号をバスマスタ１〜５から受
け取り、メモリ１３がデータ送受信可能信号１４を出力
していないときは、システムバス９を通じてアドレス許
可信号をバスマスタに出力し、バスマスタの優先度の順
にそのアクセス情報を、ＦＩＦＯ制御回路１１を制御し
てＦＩＦＯレジスタ１０に格納させ、メモリ１３がデー
タ送受信可能信号１４を出力したときは、ＦＩＦＯレジ
スタ１０が出力しているチャンネル番号のバスマスタに
システムバス９を通じてデータ許可信号を出力する。The memory 13 of the main storage device 6 is a memory that each bus master 1 to 5 accesses through the system bus 7, and after a certain period of time has elapsed since the address was given.
When data can be read or written, a high-level data transmission/reception enable signal 14 is output. In addition, the main storage device 6 contains, as access information, the addresses of the memory 13 output by the bus masters 1 to 5, read/write flag data for distinguishing read/write (R/W), and the channels of the bus masters 1 to 5. Holds numbers, addresses and flag data in memory 13
A 5-stage FIFO register 10 that outputs to
An F that controls the IFO register 10 and stores the above access information and shifts the stored access information.
The IFO control circuit 11 further receives a bus request signal representing a request to use the system bus from the bus masters 1 to 5, and when the memory 13 is not outputting the data transmission/reception enable signal 14, it issues an address permission via the system bus 9. A signal is output to the bus master, and the access information is stored in the FIFO register 10 by controlling the FIFO control circuit 11 in order of priority of the bus master. When the memory 13 outputs the data transmission/reception enable signal 14, the FIFO register 10 A data permission signal is output through the system bus 9 to the bus master whose channel number is being output.
【０００９】なお、この情報処理装置では、バスマスタ
の優先度はバスマスタ１，２，３，４，５の順となって
おり、また、メモリ１３はアドレスが与えられてから２
クロック後にデータの書き込みあるいは読み出しが可能
となり、ハイレベルのデータ送受信可能信号１４を出力
するものとする。[0009] In this information processing device, the priority of the bus masters is in the order of bus masters 1, 2, 3, 4, and 5, and the memory 13 is
It is assumed that data can be written or read after the clock, and a high-level data transmission/reception enable signal 14 is output.
【００１０】次に、図２に示すタイミングチャートを用
いて動作を説明する。すべてのバスマスタ１〜５がシス
テムバス８を通じて同時にバス制御回路１２にバス要求
信号を出力したとする。このとき制御回路１２はまず最
も優先度の高いバスマスタ１にアドレス許可信号をシス
テムバス９を通じて出力する。バスマスタ１はこの信号
を受け取ると、１番目のクロックの期間でアドレス（Ａ
ＤＲ）“１”およびリードライトフラグデータをシステ
ムバス７に出力する。バス制御回路１２はここでＦＩＦ
Ｏ制御回路１１を制御し、システムバス７に出力された
上記アドレスおよびフラグデータをレジスタ１０に格納
させ、さらにバスマスタ１のチャンネル番号を出力して
レジスタ１０に格納させる。そしてこの段階では、レジ
スタ１０にはこれらのバスマスタ１のアクセス情報しか
格納されていないので、制御回路１１はレジスタ１０に
それを出力させる。その結果、メモリ１３に対するアク
セスが開始される。Next, the operation will be explained using the timing chart shown in FIG. Assume that all bus masters 1 to 5 simultaneously output bus request signals to the bus control circuit 12 via the system bus 8. At this time, the control circuit 12 first outputs an address permission signal to the bus master 1 having the highest priority through the system bus 9. When bus master 1 receives this signal, it starts the address (A) in the first clock period.
DR) “1” and read/write flag data are output to the system bus 7. The bus control circuit 12 is connected to the FIF
It controls the O control circuit 11 to cause the address and flag data outputted to the system bus 7 to be stored in the register 10, and also to output the channel number of the bus master 1 and cause it to be stored in the register 10. At this stage, the register 10 stores only the access information of these bus masters 1, so the control circuit 11 causes the register 10 to output it. As a result, access to memory 13 is started.
【００１１】次に制御回路１２は、メモリ１３からまだ
データ送受信可能信号１４が出力されていないので、バ
スマスタ２にアドレス許可信号を出力する。これにより
バスマスタ２は、２番目のクロックの期間で、アドレス
“２”およびリード／ライトフラグデータをシステムバ
ス７に出力する。バス制御回路１２はＦＩＦＯ制御回路
１１を制御し、システムバス７に出力された上記アドレ
スおよびフラグデータをレジスタ１０に格納させ、さら
にバスマスタ２のチャンネル番号を出力してレジスタ１
０に格納させる。制御回路１２はその後さらにバスマス
タ３にアドレス許可信号を出力し、３番目のクロックの
期間でアドレス“２”およびリード／ライトフラグデー
タをシステムバス７に出力させる。そしてＦＩＦＯ制御
回路１１は制御回路１２の制御にもとづき、システムバ
ス７に出力された上記アドレスおよびフラグデータをレ
ジスタ１０に格納させ、さらに制御回路１２からのバス
マスタ３のチャンネル番号をレジスタ１０に格納させる
。Next, the control circuit 12 outputs an address permission signal to the bus master 2 since the data transmission/reception enable signal 14 has not yet been output from the memory 13. As a result, bus master 2 outputs address "2" and read/write flag data to system bus 7 during the second clock period. The bus control circuit 12 controls the FIFO control circuit 11, stores the address and flag data output to the system bus 7 in the register 10, outputs the channel number of the bus master 2, and stores the address and flag data output to the system bus 7 in the register 10.
Store it at 0. Thereafter, the control circuit 12 further outputs an address permission signal to the bus master 3, and causes the address "2" and read/write flag data to be output to the system bus 7 during the third clock period. Under the control of the control circuit 12, the FIFO control circuit 11 stores the address and flag data output to the system bus 7 in the register 10, and also stores the channel number of the bus master 3 from the control circuit 12 in the register 10. .
【００１２】４番目のクロックのタイミングでメモリ１
３がデータ送受信可能信号１４を出力すると、制御回路
１２はアドレス許可信号の出力は行わず、データ許可信
号をシステムバス９を通じてバスマスタ１に出力する。
これによりバスマスタ１は４番目のクロックの期間でシ
ステムバス７を通じてメモリ１３からデータ“１”を受
け取る（あるいはメモリ１３にデータ“１”を書き込む
）。このとき制御回路１２は同時に制御回路１１に指示
を出し、レジスタ１０を１段、シフトさせる。その結果
、バスマスタ１のアクセス情報は消滅し、アドレス“２
”がメモリ１３に与えられ、次のアクセスが開始される
。Memory 1 at the fourth clock timing
3 outputs the data transmission/reception enable signal 14, the control circuit 12 does not output an address permission signal, but outputs a data permission signal to the bus master 1 via the system bus 9. As a result, bus master 1 receives data "1" from memory 13 via system bus 7 (or writes data "1" to memory 13) during the fourth clock period. At this time, the control circuit 12 simultaneously issues an instruction to the control circuit 11 to shift the register 10 by one stage. As a result, the access information of bus master 1 disappears, and the access information of bus master 1 disappears, and the
” is applied to the memory 13, and the next access is started.
【００１３】その後、メモリ１３が次のデータ送受信可
能信号１４を出力するまでの間、制御回路１２は上述の
場合と同様にして、バスマスタ４，５にアドレスおよび
フラグデータをそれぞれ５，６番目のクロックの期間で
順番に出力させ、それらをチャンネル番号と共にレジス
タ１０に格納させる。Thereafter, until the memory 13 outputs the next data transmission/reception enable signal 14, the control circuit 12 transmits the address and flag data to the bus masters 4 and 5 at the fifth and sixth positions, respectively, in the same manner as in the above case. The signals are sequentially output during the clock period and stored in the register 10 together with the channel number.
【００１４】そして、７番目のクロックのタイミングで
メモリ１３がデータ送受信可能信号１４を出力すると、
データ許可信号をシステムバス９を通じてバスマスタ２
に出力する。これによりバスマスタ２は７番目のクロッ
クの期間でシステムバス７を通じてメモリ１３からデー
タ“２”を受け取る（あるいはメモリ１３にデータ“２
”を書き込む）。このとき制御回路１２は同時に制御回
路１１に指示を出し、レジスタ１０を１段、シフトさせ
る。その結果、アドレス“３”がメモリ１３に与えられ
、次のアクセスが開始される。[0014] Then, when the memory 13 outputs the data transmission/reception enable signal 14 at the timing of the seventh clock,
The data permission signal is sent to the bus master 2 via the system bus 9.
Output to. As a result, bus master 2 receives data "2" from memory 13 via system bus 7 (or receives data "2" from memory 13) during the seventh clock period.
" is written). At this time, the control circuit 12 simultaneously issues an instruction to the control circuit 11 to shift the register 10 by one stage. As a result, address "3" is given to the memory 13 and the next access is started. .
【００１５】このようにして残りのバスマスタ３〜５も
それぞれ１０，１３，１６番目のクロックのタイミング
でデータ“３”〜“５”を順次、メモリ１３から受け取
る（あるいはメモリ１３にデータ“２”〜“５”を書き
込む）。In this way, the remaining bus masters 3 to 5 also sequentially receive data "3" to "5" from the memory 13 at the timing of the 10th, 13th, and 16th clocks (or write data "2" to the memory 13). ~Write “5”).
【００１６】すなわち、この情報処理装置では、バス使
用要求がバスマスタから出されている限りシステムバス
は無駄なく利用され、図３の従来の場合と比較して分か
るように、アクセス時間は１クロック分短縮される。In other words, in this information processing device, as long as a bus use request is issued from the bus master, the system bus is used without waste, and as can be seen from the comparison with the conventional case in FIG. 3, the access time is one clock. be shortened.
【００１７】[0017]
【発明の効果】以上説明したように本発明のシステムバ
ス制御方式にもとづく情報処理装置では、記憶装置のア
クセスは情報保持手段に格納されたアドレス情報により
行われ、情報保持手段へのアドレス情報の格納は、記憶
装置にアドレスを与えてから実際にデータの授受が可能
となるまでの期間に、システムバスを通じて行われる。
従って、記憶装置のアクセス中にシステムバスが一つの
バスマスタによって無意味に占有されることがなくなり
、システム全体のデータ転送能力を高めることが可能と
なる。As explained above, in the information processing device based on the system bus control method of the present invention, access to the storage device is performed using address information stored in the information holding means, and address information to the information holding means is accessed using the address information stored in the information holding means. Storage is performed via the system bus during the period from when an address is given to the storage device until it becomes possible to actually send and receive data. Therefore, the system bus is no longer occupied by one bus master meaninglessly while accessing the storage device, and the data transfer capacity of the entire system can be increased.
【図１】本発明のシステムバス制御方式にもとづく情報
処理装置の一例を示すブロック図である。FIG. 1 is a block diagram showing an example of an information processing device based on the system bus control method of the present invention.
【図２】図１の情報処理装置の動作を示すタイミングチ
ャートである。FIG. 2 is a timing chart showing the operation of the information processing device in FIG. 1;
【図３】従来のシステムバス制御方式にもとづく情報処
理装置の動作を示すタイミングチャートである。FIG. 3 is a timing chart showing the operation of an information processing device based on a conventional system bus control method.
１〜５ バスマスタ ６ 主記憶装置 ７〜９ システムバス １０ ＦＩＦＯレジスタ １１ ＦＩＦＯ制御回路 １２ バス制御回路 １３ メモリ 1-5 Bus master 6 Main memory 7-9 System bus 10 FIFO register 11 FIFO control circuit 12 Bus control circuit 13 Memory
Claims (3)
記憶装置をアクセスする情報処理装置のシステムバス制
御方式において、前記バスマスタのアクセス情報として
、前記バスマスタが出力する前記記憶装置のアドレス、
前記バスマスタが出力する前記記憶装置における書き込
み／読み出しを区別するためのフラグデータ、ならびに
前記バスマスタの番号を保持し、前記アドレスおよび前
記フラグデータを前記記憶装置に出力する情報保持手段
と、この情報保持手段を制御し、前記アクセス情報の格
納、最も早く格納された前記アクセス情報の出力、なら
びに格納されている前記アクセス情報の除去を行わせる
第１の制御手段と、前記システムバスの使用要求を前記
バスマスタから受け取り、前記バスマスタの優先度の順
にその前記アクセス情報を、前記第１の制御手段を制御
して前記情報保持手段に格納させ、前記記憶装置からの
データの読み出しあるいは前記記憶装置へのデータの書
き込みが可能なとき、前記情報保持手段が出力している
前記番号の前記バスマスタに前記システムバスによるデ
ータ転送を許可する第２の制御手段とを設けることを特
徴とする情報処理装置のシステムバス制御方式。1. In a system bus control method for an information processing device in which a plurality of bus masters access a storage device via a system bus, an address of the storage device outputted by the bus master as access information of the bus master;
information holding means for holding flag data output by the bus master for distinguishing writing/reading in the storage device and a number of the bus master, and outputting the address and the flag data to the storage device; a first control means for controlling the means to store the access information, output the earliest stored access information, and remove the stored access information; The first control means is controlled to store the access information received from a bus master in the order of priority of the bus master in the information holding means, and read data from the storage device or read data to the storage device. and second control means for permitting data transfer via the system bus to the bus master of the number output by the information holding means when writing is possible. control method.
ることを特徴とする請求項１記載の情報処理装置のシス
テムバス制御方式。2. A system bus control method for an information processing apparatus according to claim 1, wherein said information holding means is a FIFO register.
し、前記記憶装置へのデータの書き込みあるいは前記記
憶装置からのデータの読み出しが可能であることを示す
信号にもとづいて、前記バスマスタに前記システムバス
によるデータ転送を許可することを特徴とする請求項１
または請求項２記載の情報処理装置のシステムバス制御
方式。3. The bus control means controls the bus master based on a signal output by the storage device indicating that data can be written to or read from the storage device. Claim 1, characterized in that data transfer via the system bus is permitted.
Or a system bus control method for an information processing device according to claim 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230091A JPH04319752A (en) | 1991-04-18 | 1991-04-18 | System bus control system for information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230091A JPH04319752A (en) | 1991-04-18 | 1991-04-18 | System bus control system for information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04319752A true JPH04319752A (en) | 1992-11-10 |
Family
ID=14583233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11230091A Pending JPH04319752A (en) | 1991-04-18 | 1991-04-18 | System bus control system for information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04319752A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012018606A (en) * | 2010-07-09 | 2012-01-26 | Denso Corp | Fifo data readout device |
-
1991
- 1991-04-18 JP JP11230091A patent/JPH04319752A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012018606A (en) * | 2010-07-09 | 2012-01-26 | Denso Corp | Fifo data readout device |
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