JPH04307968A - Semiconductor memory cell and method for manufacture therefor - Google Patents
Semiconductor memory cell and method for manufacture thereforInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体メモリーセルおよ
びその製造方法に関し、特にスタックド型セルを有する
ダイナミック・ランダム・アクセス・メモリー（ＤＲＡ
Ｍ）およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory cell and its manufacturing method, and more particularly to a dynamic random access memory (DRA) having stacked cells.
M) and its manufacturing method.
【０００２】0002
【従来の技術】１チップ上に形成されるＤＲＡＭの記憶
容量は、３年に４倍の割合で向上してきており、今後も
同様な向上が期待される。記憶容量の増大は、微細加工
技術の進歩に伴なう集積度の向上によって画られてきた
。ところで、ＤＲＡＭのメモリーセルは１つの絶縁ゲー
ト電界効果トランジスタと１つの蓄積容量とから構成さ
れており、メモリーセルの占有面積は記憶容量の向上と
ともに小さくする必要がある。しかし、記憶を保持する
蓄積電荷量は信頼性を保つためにある一定の値以上にす
る必要があり、狭い面積で大きな蓄積容量を得る工夫が
必要である。蓄積容量の増大は、容量絶縁膜の実効的な
厚さを薄くすることと実効的な容量面積を増大させるこ
とによって可能になる。後者の方法の１つとして蓄積容
量を上部に積み重ねて形成するスタックド型メモリーセ
ルがある。この構造を用いれば、容量電極の形状を３次
元的に工夫することで単位面積当りの容量電極の表面積
が増加する。また、スタックド型メモリーセルを構成す
るトランジスタのゲート電極（ワード線），その両側の
ビット拡散層，ノード拡散層，ビット線，蓄積容量部の
形成順序、即ち空間的な配置は、メモリーセルの占有面
積を小さくする上で重要である。スタックド型蓄積容量
のストレージ・ノード電極を形状を自由に変化させるた
めには、蓄積容量部が一番上段にあることがのぞましい
。ただし、一番下段にあうトランジスタとノード拡散層
と一番上段にあるストレージ・ノード電極とを結合する
配線は、ワード線およびビット線との接触をさけて通る
必要がある。2. Description of the Related Art The storage capacity of a DRAM formed on a single chip has increased four times every three years, and similar improvements are expected in the future. Increases in storage capacity have been driven by increases in the degree of integration associated with advances in microfabrication technology. By the way, a memory cell of a DRAM is composed of one insulated gate field effect transistor and one storage capacitor, and the area occupied by the memory cell needs to be reduced as the storage capacity is improved. However, in order to maintain reliability, the amount of accumulated charge that retains memory must be greater than a certain value, and it is necessary to devise ways to obtain a large storage capacity in a small area. The storage capacitance can be increased by reducing the effective thickness of the capacitor insulating film and increasing the effective capacitor area. One of the latter methods is a stacked memory cell in which a storage capacitor is stacked on top. If this structure is used, the surface area of the capacitor electrode per unit area can be increased by three-dimensionally devising the shape of the capacitor electrode. In addition, the order of formation, that is, the spatial arrangement, of the gate electrode (word line) of the transistor constituting the stacked memory cell, the bit diffusion layer on both sides, the node diffusion layer, the bit line, and the storage capacitor, that is, the spatial arrangement of the transistor, occupies the memory cell. This is important in reducing the area. In order to freely change the shape of the storage node electrode of the stacked storage capacitor, it is desirable that the storage capacitor section be located at the top. However, the wiring connecting the transistor and node diffusion layer at the bottom and the storage node electrode at the top must be routed while avoiding contact with the word line and bit line.
【０００３】このような構造を得るための半導体メモリ
ーセルとその製造方法が、平成２年５月２３日に寺田に
よって提出された特願平２−１３３１４６号明細書にあ
る。蓄積容量がビット線の上部に形成される構造におい
て、一対のビット線と一対のワード線とにより囲まれた
領域，特に一対のビット線に起因する絶縁膜の激しい窪
みのある領域においてストレージ・ノード電極とノード
拡散層との接続を行なう場合、この領域直下にノード拡
散層が存在して直接この領域にノード・コンタクト孔を
設けるとすると、フォトリソグラフィ技術，エッチング
技術の困難さからビット線の間隔を大きくしなければな
らない。ここでは、ノード拡散層とストレージ・ノード
電極との間に導電体層を介在させ、さらに１つのノード
・コンタクト孔ではなく第１，第２の２つのノード・コ
ンタクト孔を設けるている。これにより、ストレージ・
ノード電極とノード拡散層との接続を容易にし、さらに
ビット線間隔の縮小を実現している。A semiconductor memory cell and its manufacturing method for obtaining such a structure are disclosed in Japanese Patent Application No. 133146/1990 filed by Terada on May 23, 1990. In a structure in which a storage capacitor is formed on top of a bit line, the storage node is located in an area surrounded by a pair of bit lines and a pair of word lines, especially in an area where there is a severe depression in the insulating film caused by the pair of bit lines. When connecting an electrode and a node diffusion layer, if the node diffusion layer exists directly under this region and a node contact hole is formed directly in this region, the bit line spacing will be limited due to the difficulty of photolithography and etching techniques. must be made larger. Here, a conductor layer is interposed between the node diffusion layer and the storage node electrode, and two node contact holes, first and second, are provided instead of one node contact hole. This allows storage
This facilitates the connection between the node electrode and the node diffusion layer, and further reduces the bit line spacing.
【０００４】図５の平面図と、図５に示されたＡ−Ａ’
線，およびＢ−Ｂ’線における断面を示す図６（ａ），
（ｂ）の断面図により説明する。[0004] The plan view of FIG. 5 and the line AA' shown in FIG.
6(a) showing a cross section along the line and the line BB',
This will be explained with reference to the cross-sectional view in (b).
【０００５】活性領域２０２上を走る隣合うビット線２
１６ａ，２１６ｂが対となる折り返しビット線構造で蓄
積容量２２３がビット線の上部に形成されている。ｐ型
のシリコン基板２０１表面は、素子分離酸化膜２０３に
より、活性領域２０２および素子分離領域とに分割され
る。活性領域２０２は、ｎ型のノード拡散層２０７，ビ
ット拡散層２０８が設けられ、これらはゲート電極を兼
るワード線２０４ａ，２０４ｂ，２０４ｃ等により分離
されている。活性領域２０２とワード線２０４との間に
は、ゲート絶縁膜２２４が介在し、ワード線２０４，ゲ
ート絶縁膜２２４，ノード拡散層２０７，ビット拡散層
２０８によりトランジスタが構成される。蓄積容量２２
３は、ストレージ・ノード電極２２０，容量絶縁膜２２
１，セル・プレート電極２２２とから構成される。上面
，側面がＣＶＤシリコン酸化膜２０５，２０６により覆
われたワード線２０４並びにノード拡散層２０７並びに
ビット拡散層２０８並びに素子分離酸化膜２０３とビッ
ト線２１６との間には、第１の層間絶縁膜２１３ａおよ
び第２の層間絶縁膜２１３ｂが設けられている。ビット
線２１６と蓄積容量２２３との間には、第３の層間絶縁
膜２１７が設けられている。ビット線２１６ａ，２１６
ｂ等は、第２，第１の層間絶縁膜に設けられたビット拡
散層２０８に達するビット・コンタクト孔２１４を介し
て、ビット拡散層２０８と接続する。Adjacent bit lines 2 running on active region 202
A storage capacitor 223 is formed above the bit line in a folded bit line structure in which 16a and 216b form a pair. The surface of a p-type silicon substrate 201 is divided by an element isolation oxide film 203 into an active region 202 and an element isolation region. The active region 202 is provided with an n-type node diffusion layer 207 and a bit diffusion layer 208, which are separated by word lines 204a, 204b, 204c, etc. which also serve as gate electrodes. A gate insulating film 224 is interposed between the active region 202 and the word line 204, and the word line 204, the gate insulating film 224, the node diffusion layer 207, and the bit diffusion layer 208 constitute a transistor. Storage capacity 22
3 is a storage node electrode 220 and a capacitor insulating film 22;
1, a cell plate electrode 222. A first interlayer insulating film is formed between the word line 204 whose top and side surfaces are covered with CVD silicon oxide films 205 and 206, the node diffusion layer 207, the bit diffusion layer 208, and the element isolation oxide film 203 and the bit line 216. 213a and a second interlayer insulating film 213b are provided. A third interlayer insulating film 217 is provided between the bit line 216 and the storage capacitor 223. Bit lines 216a, 216
b, etc. are connected to the bit diffusion layer 208 through a bit contact hole 214 that reaches the bit diffusion layer 208 provided in the second and first interlayer insulating films.
【０００６】ストレージ・ノード電極２２０とノード拡
散層２０７との接続には、導電体層２１２が介在する。
導電体層２１２の一端は、第１の層間絶縁膜２１３ａに
設けられたノード拡散層２０７に達する第１のノード・
コンタクト孔２０９を介して、ノード拡散層２０７と接
続する。例えば、ビット線２１６ｂと接続する活性領域
２０２に一端が接続する場合、導電体層２１２の他端は
、ビット線２１６ａ，２１６ｂとワード線２０４ａ，２
０４ｂとにより囲まれた領域において、素子分離酸化膜
２０３上に形成された第１の層間絶縁膜２１３ａ上に設
けられている。ストレージ・ノード電極２２０は、第３
の層間絶縁膜２１７，第２の層間絶縁膜２１３ｂに設け
られた導電体層２１２の他端に達する第２のノード・コ
ンタクト孔２１８を介して、導電体層２１２の他端と接
続する。この導電体層２１２を介した接続により、セル
面積が小さくなる。A conductor layer 212 is interposed between the storage node electrode 220 and the node diffusion layer 207. One end of the conductor layer 212 is connected to a first node which reaches the node diffusion layer 207 provided in the first interlayer insulating film 213a.
It is connected to the node diffusion layer 207 through the contact hole 209 . For example, when one end is connected to the active region 202 connected to the bit line 216b, the other end of the conductive layer 212 is connected to the bit lines 216a, 216b and the word lines 204a, 2.
04b is provided on the first interlayer insulating film 213a formed on the element isolation oxide film 203. The storage node electrode 220 is the third
It is connected to the other end of the conductive layer 212 through a second node contact hole 218 that reaches the other end of the conductive layer 212 provided in the interlayer insulating film 217 and the second interlayer insulating film 213b. Connection via this conductor layer 212 reduces the cell area.
【０００７】以下に製造方法の説明をする。通常の製造
方法により、ｐ型のシリコン基板２０１表面に素子分離
酸化膜２０３，活性領域２０２，ゲート絶縁膜２２４を
形成した後、全面にｎ型の多結晶シリコン膜を形成し、
この表面にパターニングされたＣＶＤシリコン酸化膜２
０５を形成する。ＣＶＤシリコン酸化膜２０５をマスク
にしたエッチングにより、ワード線２０４ａ，２０４ｂ
，２０４ｃ等を形成する。ワード線２０４をマスクにし
たｎ型不純物の導入により、活性領域２０２表面にノー
ド拡散層２０７，ビット拡散層２０８を形成する。通常
のエッチバック技術を用いて、ワード線２０４の側面に
スペーサとなるＣＶＤシリコン酸化膜２０６を形成する
。このときのエッチバックにより、拡散層上のゲート絶
縁膜は除去される。The manufacturing method will be explained below. After forming an element isolation oxide film 203, an active region 202, and a gate insulating film 224 on the surface of a p-type silicon substrate 201 by a normal manufacturing method, an n-type polycrystalline silicon film is formed on the entire surface,
CVD silicon oxide film 2 patterned on this surface
Form 05. Word lines 204a and 204b are etched using the CVD silicon oxide film 205 as a mask.
, 204c, etc. are formed. By introducing n-type impurities using the word line 204 as a mask, a node diffusion layer 207 and a bit diffusion layer 208 are formed on the surface of the active region 202. A CVD silicon oxide film 206 to serve as a spacer is formed on the side surface of the word line 204 using a normal etch-back technique. The etch back at this time removes the gate insulating film on the diffusion layer.
【０００８】全面に第１の層間絶縁膜２１３ａを堆積し
、ノード拡散層２０７上の第１の層間絶縁膜２１３ａを
エッチング除去し、第１のノード・コンタクト孔２０９
を形成する。次に、前述の位置に一端，他端が位置する
導電体層２１２を形成する。全面に第２の層間絶縁膜２
１３ｂを堆積し、ビット拡散層２０８上の第２の層間絶
縁膜２１３ｂ，第１の層間絶縁膜２１３ａを順次エッチ
ング除去し、ビット・コンタクト孔２１４を形成する。
ビット・コンタクト孔２１４を介してビット拡散層２０
８と接続するビット線２１６ａ，２１６ｂ等を形成する
。全面に第３の層間絶縁膜を堆積し、導電体層２１２の
他端上の第３の層間絶縁膜，第２の層間絶縁膜２１３ｂ
を順次エッチング除去し、第２のノード・コンタクト孔
２１８を形成する。次に、第２のノード・コンタクト孔
２１８を介して導電体層２１２と接続するストレージ・
ノード電極２２０を形成する。続いて、全面に容量絶縁
膜２２１，セル・プレート電極２２２を堆積形成し、蓄
積容量２２を形成する。A first interlayer insulating film 213a is deposited on the entire surface, and the first interlayer insulating film 213a on the node diffusion layer 207 is removed by etching to form a first node contact hole 209.
form. Next, a conductor layer 212 is formed, one end and the other end of which are located at the aforementioned locations. Second interlayer insulating film 2 on the entire surface
13b is deposited, and the second interlayer insulating film 213b and first interlayer insulating film 213a on the bit diffusion layer 208 are sequentially etched away to form a bit contact hole 214. Bit diffusion layer 20 via bit contact hole 214
Bit lines 216a, 216b, etc. connected to 8 are formed. A third interlayer insulating film is deposited on the entire surface, and the third interlayer insulating film on the other end of the conductor layer 212 and the second interlayer insulating film 213b
are sequentially etched away to form a second node contact hole 218. Next, the storage layer connected to the conductor layer 212 via the second node contact hole 218
A node electrode 220 is formed. Subsequently, a capacitor insulating film 221 and a cell plate electrode 222 are deposited on the entire surface to form a storage capacitor 22.
【０００９】[0009]
【発明が解決しようとする課題】上述の半導体メモリー
セルは、ビット線間隔を縮小するという点での有効性は
ある。この有効性を発揮するために、第２のノード・コ
ントクト孔を設ける導電体層の端部を第１の層間絶縁膜
上に設ける必要がある。このため、第１の層間絶縁膜を
形成してからノード拡散層に達する第１のノード・コン
タクト孔を設けなければならない。この第１のノード・
コンタクト孔は、２本のワード線の間に設けられるため
、ワード線の間隔を縮小することは困難である。これに
より、セル面積の縮小は制約されることになる。SUMMARY OF THE INVENTION The above-described semiconductor memory cell is effective in reducing the bit line spacing. In order to exhibit this effectiveness, it is necessary to provide the end portion of the conductor layer in which the second node contact hole is provided on the first interlayer insulating film. For this reason, it is necessary to form the first interlayer insulating film and then provide the first node contact hole that reaches the node diffusion layer. This first node
Since the contact hole is provided between two word lines, it is difficult to reduce the distance between the word lines. This limits the reduction in cell area.
【００１０】本発明の目的は、ワード線の間隔を縮小し
、セル面積の縮小をはかることにある。An object of the present invention is to reduce the spacing between word lines and the cell area.
【００１１】[0011]
【課題を解決するための手段】本発明の半導体メモリー
セルは、シリコン基板表面に設けられた絶縁膜からなる
素子分離領域に囲まれてシリコン基板に形成された活性
領域に設けられたノード拡散層およびビット拡散層並び
にゲート電極を有して形成された１つのトランジスタと
、ゲート電極を兼るワード線と、ビット拡散層に接続す
るビット線と、ワード線およびビット線の上部に形成さ
れかつノード拡散層にストレージ・ノード電極が接続す
る１つのスタックド型容量と、からなる半導体メモリー
セルにおいて、表面が絶縁膜に覆われたワード線と、ビ
ット拡散層と接続し、かつビット拡散層を覆う第１導電
体層と、一端が第１導電体層と接続し、他端がビット線
と接続する第１縦配線と、一端がノード拡散層と接続し
てかつノード拡散層を覆い、他端が素子分離領域上にお
けるビット線並びにこのビット線の隣接ビット線および
ワード線並びにこのワード線とノード拡散層を介して隣
接する隣接ワード線に囲まれた領域に設けられた第２導
電体層と、一端が第２導電体層の他端と接続し、他端が
ストレージ・ノード電極と接続する第２縦配線と、を有
している。[Means for Solving the Problems] A semiconductor memory cell of the present invention includes a node diffusion layer provided in an active region formed on a silicon substrate surrounded by an element isolation region made of an insulating film provided on the surface of the silicon substrate. and one transistor formed with a bit diffusion layer and a gate electrode, a word line that also serves as the gate electrode, a bit line connected to the bit diffusion layer, and a node formed above the word line and the bit line. In a semiconductor memory cell consisting of one stacked capacitor with a storage node electrode connected to a diffusion layer, a word line whose surface is covered with an insulating film, and a word line connected to a bit diffusion layer and covering the bit diffusion layer. a first conductor layer, a first vertical wiring whose one end is connected to the first conductor layer and whose other end is connected to the bit line; whose one end is connected to and covers the node diffusion layer, and whose other end is connected to the node diffusion layer; a second conductor layer provided in a region surrounded by a bit line on the element isolation region, a bit line and word line adjacent to the bit line, and an adjacent word line adjacent to the word line via a node diffusion layer; It has a second vertical wiring whose one end is connected to the other end of the second conductor layer and whose other end is connected to the storage node electrode.
【００１２】本発明の半導体メモリーセルの製造方法は
、シリコン基板表面の所定部分に素子分離絶縁膜を形成
して素子分離領域および活性領域を形成する工程と、活
性領域表面にゲート絶縁膜を形成し、上面に絶縁膜を有
したゲート電極を兼るワード線を形成し、ワード線をマ
スクにして活性領域にノード拡散層およびビット拡散層
を形成する工程と、ワード電極の側面に選択的に絶縁膜
を形成するとともに、ノード拡散層およびビット拡散層
に自己整合的な第１のノード・コンタクト孔および第１
のビット・コンタクト孔を形成する工程と、ビット拡散
層と接続してかつビット拡散層を覆う第１導電体層と、
一端がノード拡散層と接続してかつノード拡散層を覆い
他端が素子分離絶縁膜上におけるビット拡散層と接続さ
れるビット線の形成予定領域並びにこのビット線形成予
定領域と隣接する隣接ビット線の形成予定領域およびワ
ード線並びにこのワード線とノード拡散層を介して隣接
する隣接ワード線に囲まれた領域に設けられた第２導電
体層と、を同時に形成する工程と、第１の層間絶縁膜を
形成し、第１導電体層に達する第２のビット・コンタク
ト孔を形成し、第２のビット・コンタクト孔に第１縦配
線を形成する工程と、第１縦配線と接続するビット線を
形成する工程と、第２の層間絶縁膜を形成し、第２導電
体層の他端に達する第２のノード・コンタクト孔を形成
し、第２のノード・コンタクト孔に第２縦配線を形成す
る工程と、第２縦配線と接続するストレージ・ノード電
極を形成し、容量絶縁膜を形成し、セル・プレート電極
を形成する工程と、を有している。The method for manufacturing a semiconductor memory cell of the present invention includes the steps of forming an element isolation insulating film on a predetermined portion of the surface of a silicon substrate to form an element isolation region and an active region, and forming a gate insulating film on the surface of the active region. Then, a word line with an insulating film on the top surface that also serves as a gate electrode is formed, and a node diffusion layer and a bit diffusion layer are formed in the active region using the word line as a mask. While forming an insulating film, a first node contact hole and a first node contact hole that are self-aligned with the node diffusion layer and the bit diffusion layer are formed.
a first conductor layer connected to and covering the bit diffusion layer;
A region where a bit line is planned to be formed, one end of which is connected to the node diffusion layer, which covers the node diffusion layer, and whose other end is connected to the bit diffusion layer on the element isolation insulating film, and an adjacent bit line adjacent to this planned bit line formation region. and a second conductor layer provided in a region surrounded by an adjacent word line adjacent to the word line via a node diffusion layer; forming an insulating film, forming a second bit contact hole reaching the first conductor layer, forming a first vertical wiring in the second bit contact hole, and forming a bit to be connected to the first vertical wiring. A step of forming a line, forming a second interlayer insulating film, forming a second node contact hole reaching the other end of the second conductive layer, and forming a second vertical wiring in the second node contact hole. and forming a storage node electrode connected to the second vertical wiring, forming a capacitor insulating film, and forming a cell plate electrode.
【００１３】[0013]
【実施例】次に本発明について図面を参照して説明する
。図１〜図４は本発明の一実施例を説明するための図で
ある。図１，図２は本実施例に係わる半導体メモリーセ
ルを説明するための図であり、図１は平面図、図２（ａ
），（ｂ）は図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線に
おける断面図である。図３，図４は本実施例に係わる半
導体メモリーセルの製造方法を説明するための図であり
、図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線における断面
図である。ここで、図１は、煩雑さを避けるため、図１
（ａ）と図１（ｂ）とに分割してある。図１（ａ）は、
活性領域，ワード線，第１のビット・コンタクト孔，第
１のノード・コンタクト孔，第１の導電体層，および第
２の導電体層の位置関係を図示し、図１（ｂ）は、第１
の導電体層，第２の導電体層，第２のビット・コンタク
ト孔，第２のノード・コンタクト孔，ビット線，および
蓄積容量の位置関係を図示してある。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings. 1 to 4 are diagrams for explaining one embodiment of the present invention. 1 and 2 are diagrams for explaining a semiconductor memory cell according to this embodiment, and FIG. 1 is a plan view, and FIG.
) and (b) are cross-sectional views taken along line AA' and line BB' shown in FIG. 1. 3 and 4 are diagrams for explaining the method of manufacturing a semiconductor memory cell according to this embodiment, and are cross-sectional views taken along the lines AA' and BB' shown in FIG. 1. Here, in order to avoid complexity, FIG.
It is divided into FIG. 1(a) and FIG. 1(b). Figure 1(a) is
FIG. 1(b) illustrates the positional relationship of the active region, word line, first bit contact hole, first node contact hole, first conductor layer, and second conductor layer. 1st
The positional relationship of the conductor layer, the second conductor layer, the second bit contact hole, the second node contact hole, the bit line, and the storage capacitor is illustrated.
【００１４】まず、図１，図２を参照して、本実施例に
係わる半導体メモリーセルを説明する。First, a semiconductor memory cell according to this embodiment will be explained with reference to FIGS. 1 and 2.
【００１５】活性領域１０２上を走る隣合うビット線１
１６ａ，１１６ｂ等が対となる折り返しビット線構造で
蓄積容量１２３がビット線の上部に形成されている。ｐ
型のシリコン基板１０１表面は、素子分離酸化膜１０３
により、活性領域１０２および素子分離領域とに分割さ
れる。活性領域１０２は、ｎ型のノード拡散層１０７，
ビット拡散層１０８が設けられ、これらはゲート電極を
兼るワード線１０４ａ，１０４ｂ，１０４ｃ等により分
離されている。活性領域１０２とワード線１０４との間
には、ゲート絶縁膜が介在し、ワード線１０４，ゲート
絶縁膜，ノード拡散層１０７，ビット拡散層１０８によ
りトランジスタが構成される。蓄積容量１２３は、スト
レージ・ノード電極１２０，容量絶縁膜１２１，セル・
プレート電極１２２とから構成される。上面，側面がそ
れぞれＣＶＤシリコン酸化膜により覆われたワード線１
０４並びにノード拡散層１０７並びにビット拡散層１０
８並びに素子分離酸化膜１０３とビット線１１６との間
には、第１の層間絶縁膜１１３が設けられている。ビッ
ト線１１６と蓄積容量１２３との間には、第２の層間絶
縁膜１１７が設けられている。Adjacent bit lines 1 running on active region 102
A storage capacitor 123 is formed above the bit line in a folded bit line structure in which 16a, 116b, etc. are paired. p
The surface of the mold silicon substrate 101 is covered with an element isolation oxide film 103.
The area is divided into an active region 102 and an element isolation region. The active region 102 includes an n-type node diffusion layer 107,
A bit diffusion layer 108 is provided, and these are separated by word lines 104a, 104b, 104c, etc. which also serve as gate electrodes. A gate insulating film is interposed between the active region 102 and the word line 104, and the word line 104, the gate insulating film, the node diffusion layer 107, and the bit diffusion layer 108 constitute a transistor. The storage capacitor 123 includes a storage node electrode 120, a capacitive insulating film 121, and a cell.
It is composed of a plate electrode 122. Word line 1 whose top and side surfaces are each covered with a CVD silicon oxide film
04, node diffusion layer 107 and bit diffusion layer 10
8 and between the element isolation oxide film 103 and the bit line 116, a first interlayer insulating film 113 is provided. A second interlayer insulating film 117 is provided between the bit line 116 and the storage capacitor 123.
【００１６】ビット線１１６ａ，１１６ｂ，１１６ｃ等
とビット拡散層１０８との接続は、第１の縦配線１１５
，および第１の導電体層１１１を介して行なわれる。
第１の導電体層１１１は、第１のビット・コンタクト孔
１１０を介して、ビット拡散層１０８と接続し、かつビ
ット拡散層１０８を覆っている。さらに第１の導電体層
１１１は、ワード線１０４を覆うＣＶＤシリコン酸化膜
を介して、ワード線１０４の上部に設けることが可能と
なる。第１のビット・コンタクト孔１１０は、ビット拡
散層１０８に対して、自己整合的な構造である。第１の
縦配線１１５は、その上端が直接ビット線１１６と接続
し、その下端が第１の導電体層１１１の上端と接続し、
第１の層間絶縁膜１１３に設けられた第２のビット・コ
ンタクト孔１１４内に埋め込まれている。The bit lines 116a, 116b, 116c, etc. and the bit diffusion layer 108 are connected to the first vertical wiring 115.
, and the first conductor layer 111. The first conductor layer 111 is connected to the bit diffusion layer 108 through the first bit contact hole 110 and covers the bit diffusion layer 108 . Furthermore, the first conductor layer 111 can be provided above the word line 104 via a CVD silicon oxide film that covers the word line 104. The first bit contact hole 110 has a self-aligned structure with respect to the bit diffusion layer 108. The first vertical wiring 115 has its upper end directly connected to the bit line 116, its lower end connected to the upper end of the first conductor layer 111,
It is embedded in a second bit contact hole 114 provided in the first interlayer insulating film 113.
【００１７】蓄積容量１２３におけるストレージ・ノー
ド電極１２０とノード拡散層１０７との接続は、第２の
縦配線１１９，および第２の導電体層１１２を介して行
なわれる。第２の導電体層１１２の一端は、第１のノー
ド・コンタクト孔１０９を介して、ノード拡散層１０７
と接続し、かつノード拡散層１０７を覆っている。さら
に第２の導電体層１１２は、ワード線１０４を覆うＣＶ
Ｄシリコン酸化膜を介して、ワード線１０４の上部に設
けることが可能となる。例えば、ビット線１１６ａと接
続する活性領域１０２に一端が接続する場合、第２の導
電体層１１２の他端は、ビット線１１６ａ，１１６ｂと
ワード線１０４ａ，１０４ｂとにより囲まれた領域にお
いて、素子分離酸化膜１０３上に設けられている。第１
のノード・コンタクト孔１０９は、ノード拡散層１０７
に対して、自己整合的な構造である。第２の縦配線１１
９は、その上端が直接ストレージ・ノード電極１２０と
接続し、その下端が第２の導電体層１１２の他端と接続
し、第２の層間絶縁膜１１７，第１の層間絶縁膜１１３
に設けられた第２のノード・コンタクト孔１１８内に埋
め込まれている。Connection between storage node electrode 120 and node diffusion layer 107 in storage capacitor 123 is made via second vertical wiring 119 and second conductor layer 112 . One end of the second conductor layer 112 is connected to the node diffusion layer 107 through the first node contact hole 109.
and covers the node diffusion layer 107. Further, the second conductor layer 112 is a CV layer covering the word line 104.
D can be provided above the word line 104 via the silicon oxide film. For example, when one end is connected to the active region 102 connected to the bit line 116a, the other end of the second conductor layer 112 is connected to the element in the region surrounded by the bit lines 116a, 116b and the word lines 104a, 104b. It is provided on the isolation oxide film 103. 1st
The node contact hole 109 is connected to the node diffusion layer 107.
In contrast, it is a self-consistent structure. Second vertical wiring 11
9 has its upper end directly connected to the storage node electrode 120, its lower end connected to the other end of the second conductive layer 112, and the second interlayer insulating film 117 and the first interlayer insulating film 113.
It is embedded in the second node contact hole 118 provided in the.
【００１８】本実施例においては、第１のノード・コン
タクト孔１１８，第１のビット・コンタクト孔１１０が
それぞれノード拡散層１０７，ビット拡散層１０８に対
して自己整合的な構造であり、これらのコンタクト孔を
介してこれらの拡散層と接続する第２の導電体層１１２
，第１の導電体層１１１がＣＶＤシリコン酸化膜で覆わ
れたワード線１０４の上部に設けることが可能となるこ
とにより、ワード線１０４の間隔を縮小することが可能
となる。また、第２のビット・コンタクト孔１１４，第
１の縦配線１１５，第２のノード・コンタクト孔１１８
，第２の縦配線１１９を設けることにより、従来よりビ
ット線１１６の間隔も縮小することができる。従来と同
じ設計ルールを用いた場合、本実施例によりメモリーセ
ルの面積は１０％〜２０％縮小され、第２のビット・コ
ンタクト孔１１４の深さも従来の半導体メモリーセルの
ビット・コンタクト孔より３０％〜５０％低減される。In this embodiment, the first node contact hole 118 and the first bit contact hole 110 have a self-aligned structure with respect to the node diffusion layer 107 and the bit diffusion layer 108, respectively. A second conductor layer 112 connects to these diffusion layers through contact holes.
, the first conductor layer 111 can be provided over the word line 104 covered with a CVD silicon oxide film, thereby making it possible to reduce the spacing between the word lines 104. Also, the second bit contact hole 114, the first vertical wiring 115, the second node contact hole 118
, and the second vertical wiring 119, the spacing between the bit lines 116 can also be made smaller than in the conventional case. When the same design rules as the conventional one are used, the area of the memory cell according to this embodiment is reduced by 10% to 20%, and the depth of the second bit contact hole 114 is also 30% smaller than the bit contact hole of the conventional semiconductor memory cell. %~50% reduction.
【００１９】次に、図３，図４をを参照して、本実施例
に係わる半導体メモリーセルの製造方法を説明する。Next, a method of manufacturing a semiconductor memory cell according to this embodiment will be explained with reference to FIGS. 3 and 4.
【００２０】通常の製造方法により、ｐ型のシリコン基
板１０１表面に素子分離酸化膜１０３，活性領域１０２
（図１（ａ）参照），ゲート絶縁膜１２４を形成した後
、全面にｎ型の多結晶シリコン膜を形成し、この表面に
パターニングされたＣＶＤシリコン酸化膜１０５を形成
する。ＣＶＤシリコン酸化膜１０５をマスクにしたエッ
チングにより、ワード線１０４ａ，１０４ｂ，１０４ｃ
等を形成する。ワード線１０４をマスクにしたｎ型不純
物の導入により、活性領域１０２表面にノード拡散層１
０７，ビット拡散層１０８を形成する〔図３（ａ）〕。An element isolation oxide film 103 and an active region 102 are formed on the surface of a p-type silicon substrate 101 using a normal manufacturing method.
(See FIG. 1A) After forming the gate insulating film 124, an n-type polycrystalline silicon film is formed on the entire surface, and a patterned CVD silicon oxide film 105 is formed on this surface. Word lines 104a, 104b, 104c are etched using the CVD silicon oxide film 105 as a mask.
form etc. By introducing n-type impurities using the word line 104 as a mask, a node diffusion layer 1 is formed on the surface of the active region 102.
07. Form the bit diffusion layer 108 [FIG. 3(a)].
【００２１】通常のエッチバック技術を用いて、ワード
線１０４の側面にスペーサとなるＣＶＤシリコン酸化膜
１０６を形成する。このときのエッチバックにより、拡
散層上のゲート絶縁膜は除去されると同時に、ノード拡
散層１０７，ビット拡散層１０８と自己整合的な第１の
ノード・コンタクト孔１０９，第１のビット・コンタク
ト孔１１０が形成される。次に、全面にｎ型の多結晶シ
リコン膜を堆積し、これをパターニングし、第１の導電
体層１１１，おおび前述の位置に一端，他端が位置する
第２の導電体層１１２を形成する〔図３（ｂ）〕。A CVD silicon oxide film 106 to serve as a spacer is formed on the side surface of the word line 104 using a conventional etch-back technique. At this time, the etch back removes the gate insulating film on the diffusion layer, and at the same time, the first node contact hole 109 and the first bit contact, which are self-aligned with the node diffusion layer 107 and the bit diffusion layer 108, are removed. A hole 110 is formed. Next, an n-type polycrystalline silicon film is deposited on the entire surface and patterned to form a first conductive layer 111 and a second conductive layer 112 having one end and the other end located at the aforementioned positions. form [Figure 3(b)].
【００２２】第１の層間絶縁膜１１３を全面に堆積し、
表面を平坦化する。次に、第１の導電体層１１１に達す
る第２のビットコンタクト孔１１４を、第１の層間絶縁
膜１１３に開口する。第２のビットコンタクト孔１１４
内に、多結晶シリコン，あるいはタングステンを埋め込
み、第１の縦配線１１５を形成する。次に、例えば、タ
ングステン・シリサイドにより、ビット線１１６ａ等を
形成する〔図３（ｃ），図４（ａ）〕。A first interlayer insulating film 113 is deposited on the entire surface,
Flatten the surface. Next, a second bit contact hole 114 reaching the first conductor layer 111 is opened in the first interlayer insulating film 113. Second bit contact hole 114
Polycrystalline silicon or tungsten is buried therein to form a first vertical wiring 115. Next, the bit line 116a and the like are formed using, for example, tungsten silicide [FIGS. 3(c) and 4(a)].
【００２３】全面に第２の層間絶縁膜１１７を堆積し、
表面を平坦化する。次に、第２の層間絶縁膜１１７，第
１の層間絶縁膜１１３を順次エッチングして、第２の導
電体層１１０に達する第２のノード・コンタクト孔１１
８を設ける。第２のノード・コンタクト孔１１８内に、
多結晶シリコン，あるいはタングステンを埋め込み、第
２の縦配線１１９を形成する。続いて、多結晶シリコン
からなるストレージ・ノード電極１２０を形成する〔図
４（ｂ）〕。さらに、ストレージ・ノード電極１２０の
表面に容量絶縁膜１２１を形成し、全面に多結晶シリコ
ンからなるセル・プレート電極１２２を形成し、図１，
図２に示した構造の半導体メモリーセルを得る。A second interlayer insulating film 117 is deposited on the entire surface,
Flatten the surface. Next, the second interlayer insulating film 117 and the first interlayer insulating film 113 are sequentially etched to form a second node contact hole 11 that reaches the second conductive layer 110.
8 will be provided. Within the second node contact hole 118,
A second vertical wiring 119 is formed by embedding polycrystalline silicon or tungsten. Subsequently, a storage node electrode 120 made of polycrystalline silicon is formed [FIG. 4(b)]. Furthermore, a capacitive insulating film 121 is formed on the surface of the storage node electrode 120, and a cell plate electrode 122 made of polycrystalline silicon is formed on the entire surface.
A semiconductor memory cell having the structure shown in FIG. 2 is obtained.
【００２４】[0024]
【発明の効果】以上説明したように本発明は、蓄積容量
がビット線の上部にあるスタック型のＤＲＡＭにおいて
、第１の縦配線を介してビット線とビット拡散層とを接
続する第１の導電体層と、ビット拡散層に対して自己整
合的な構造を有してビット拡散層と第１の導電体層とを
接続させる第１のビット・コンタクト孔と、第２の縦配
線を介してストレージ・ノード電極とノード拡散層とを
接続する第２の導電体層と、ノード拡散層に対して自己
整合的な構造を有してノード拡散層と第２の導電体層と
を接続させる第１のノード・コンタクト孔と、が形成さ
れている。これらの存在により、ノード線の間隔の縮小
が可能となり、これにより半導体メモリーセルのセル面
積を縮小することができる。As explained above, the present invention provides a stacked DRAM in which the storage capacitance is above the bit line, in which the first vertical wiring connects the bit line and the bit diffusion layer. a conductive layer, a first bit contact hole that has a self-aligned structure with respect to the bit diffusion layer and connects the bit diffusion layer and the first conductive layer, and a second vertical wiring. a second conductor layer that connects the storage node electrode and the node diffusion layer; and a second conductor layer that has a self-aligned structure with respect to the node diffusion layer and connects the node diffusion layer and the second conductor layer. A first node contact hole is formed. The presence of these elements makes it possible to reduce the spacing between the node lines, thereby reducing the cell area of the semiconductor memory cell.
【図１】本発明の一実施例に係わる半導体メモリーセル
を説明するための略平面図である。FIG. 1 is a schematic plan view for explaining a semiconductor memory cell according to an embodiment of the present invention.
【図２】本発明の一実施例に係わる半導体メモリーセル
を説明するための略断面図であり、分図（ａ），（ｂ）
は図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線における略断
面図である。FIG. 2 is a schematic cross-sectional view for explaining a semiconductor memory cell according to an embodiment of the present invention; FIG.
2 is a schematic cross-sectional view taken along line AA' and line BB' shown in FIG. 1. FIG.
【図３】本発明の一実施例に係わる半導体メモリーセル
の製造方法を説明するための略断面図であり、図１に示
されたＡ−Ａ’線，における略断面図である。3 is a schematic cross-sectional view for explaining a method of manufacturing a semiconductor memory cell according to an embodiment of the present invention, and is a schematic cross-sectional view taken along line AA' shown in FIG. 1. FIG.
【図４】本発明の一実施例に係わる半導体メモリーセル
の製造方法を説明するための略断面図であり、図１に示
されたＢ−Ｂ’線，における略断面図である。4 is a schematic cross-sectional view for explaining a method of manufacturing a semiconductor memory cell according to an embodiment of the present invention, and is a schematic cross-sectional view taken along line BB' shown in FIG. 1. FIG.
【図５】従来の半導体メモリーセルおよびその製造方法
を説明するための平面模式図である。FIG. 5 is a schematic plan view for explaining a conventional semiconductor memory cell and its manufacturing method.
【図６】従来の半導体メモリーセルおよびその製造方法
を説明するための略断面図であり、分図（ａ），（ｂ）
は図５に示されたＡ−Ａ’線，Ｂ−Ｂ’線における略断
面図である。FIG. 6 is a schematic cross-sectional view for explaining a conventional semiconductor memory cell and its manufacturing method;
5 is a schematic cross-sectional view taken along line AA' and line BB' shown in FIG. 5. FIG.
１０１，２０１ シリコン基板
１０２，２０２ 活性領域
１０３，２０３ 素子分離酸化膜１０４，２０４
ワード線
１０５，１０６，２０５，２０６ ＣＶＤシリコ
ン酸化膜
１０７，２０７ ノード拡散層
１０８，２０８ ビット拡散層
１０９，１１８，２０９，２１８ ノード・コン
タクト孔
１１０，１１４，２１４ ビット・コンタクト孔
１１１，１１２，２１２ 導電体層１１３，１１
７，２１３ａ，２１３ｂ，２１７ 層間絶縁膜
１１５，１１９ 縦配線
１１６，２１６ ビット線
１２０，２２０ ストレージ・ノード電極１２１
，２２１ 容量絶縁膜
１２２，２２２ セル・プレート電極１２３，２
２３ 蓄積容量
１２４，２２４ ゲート絶縁膜101, 201 Silicon substrate 102, 202 Active region 103, 203 Element isolation oxide film 104, 204
Word line 105, 106, 205, 206 CVD silicon oxide film 107, 207 Node diffusion layer 108, 208 Bit diffusion layer 109, 118, 209, 218 Node contact hole 110, 114, 214 Bit contact hole 111, 112, 212 Conductor layers 113, 11
7, 213a, 213b, 217 Interlayer insulating film 115, 119 Vertical wiring 116, 216 Bit line 120, 220 Storage node electrode 121
, 221 Capacitive insulating film 122, 222 Cell plate electrode 123, 2
23 Storage capacitor 124, 224 Gate insulating film
Claims (2)
からなる素子分離領域に囲まれて前記シリコン基板に形
成された活性領域に設けられたノード拡散層およびビッ
ト拡散層並びにゲート電極を有して形成された１つのト
ランジスタと、前記ゲート電極を兼るワード線と、前記
ビット拡散層に接続するビット線と、前記ワード線およ
び前記ビット線の上部に形成されかつ前記ノード拡散層
にストレージ・ノード電極が接続する１つのスタックド
型容量と、からなる半導体メモリーセルにおいて、表面
が絶縁膜に覆われた前記ワード線と、前記ビット拡散層
と接続し、かつ前記ビット拡散層を覆う第１導電体層と
、一端が前記第１導電体層と接続し、他端が前記ビット
線と接続する第１縦配線と、一端が前記ノード拡散層と
接続してかつ前記ノード拡散層を覆い、他端が前記素子
分離領域上における前記ビット線並びに前記ビット線の
隣接ビット線および前記ワード線並びに前記ワード線と
前記ノード拡散層を介して隣接する隣接ワード線に囲ま
れた領域に設けられた第２導電体層と、一端が前記第２
導電体層の前記他端と接続し、他端が前記ストレージ・
ノード電極と接続する第２縦配線と、を有することを特
徴とする半導体メモリーセル。1. A semiconductor device comprising a node diffusion layer, a bit diffusion layer, and a gate electrode provided in an active region formed on the silicon substrate surrounded by an element isolation region made of an insulating film provided on the surface of the silicon substrate. one transistor formed, a word line that also serves as the gate electrode, a bit line connected to the bit diffusion layer, and a storage node formed above the word line and the bit line and connected to the node diffusion layer. A semiconductor memory cell comprising one stacked capacitor connected to an electrode, the word line whose surface is covered with an insulating film, and a first conductor connected to the bit diffusion layer and covering the bit diffusion layer. a first vertical wiring whose one end is connected to the first conductor layer and whose other end is connected to the bit line; one end which is connected to the node diffusion layer and covers the node diffusion layer, and whose other end is connected to the node diffusion layer; is provided in a region surrounded by the bit line on the element isolation region, the bit line adjacent to the bit line, the word line, and the word line adjacent to the word line via the node diffusion layer. a conductor layer, one end of which is connected to the second conductor layer;
The other end is connected to the other end of the conductor layer, and the other end is connected to the storage layer.
A semiconductor memory cell characterized by having a second vertical wiring connected to a node electrode.
離絶縁膜を形成して素子分離領域および活性領域を形成
する工程と、前記活性領域表面にゲート絶縁膜を形成し
、上面に絶縁膜を有したゲート電極を兼るワード線を形
成し、前記ワード線をマスクにして前記活性領域にノー
ド拡散層およびビット拡散層を形成する工程と、前記ワ
ード電極の側面に選択的に絶縁膜を形成するとともに、
前記ノード拡散層および前記ビット拡散層に自己整合的
な第１のノード・コンタクト孔および第１のビット・コ
ンタクト孔を形成する工程と、前記ビット拡散層と接続
してかつ前記ビット拡散層を覆う第１導電体層と、一端
が前記ノード拡散層と接続してかつ前記ノード拡散層を
覆い他端が前記素子分離絶縁膜上における前記ビット拡
散層と接続されるビット線の形成予定領域並びに前記ビ
ット線形成予定領域と隣接する隣接ビット線の形成予定
領域および前記ワード線並びに前記ワード線と前記ノー
ド拡散層を介して隣接する隣接ワード線に囲まれた領域
に設けられた第２導電体層と、を同時に形成する工程と
、第１の層間絶縁膜を形成し、前記第１導電体層に達す
る第２のビット・コンタクト孔を形成し、前記第２のビ
ット・コンタクト孔に第１縦配線を形成する工程と、前
記第１縦配線と接続するビット線を形成する工程と、第
２の層間絶縁膜を形成し、前記第２導電体層の前記他端
に達する第２のノード・コンタクト孔を形成し、前記第
２のノード・コンタクト孔に第２縦配線を形成する工程
と、前記第２縦配線と接続するストレージ・ノード電極
を形成し、容量絶縁膜を形成し、セル・プレート電極を
形成する工程と、を有することを特徴とする半導体メモ
リーセルの製造方法。2. A step of forming an element isolation insulating film on a predetermined portion of a silicon substrate surface to form an element isolation region and an active region, forming a gate insulating film on the surface of the active region, and forming an insulating film on the upper surface. forming a word line that also serves as a gate electrode; forming a node diffusion layer and a bit diffusion layer in the active region using the word line as a mask; and selectively forming an insulating film on the side surface of the word electrode. With,
forming a self-aligned first node contact hole and a first bit contact hole in the node diffusion layer and the bit diffusion layer, and connecting to and covering the bit diffusion layer; a first conductive layer, a region where a bit line is to be formed, one end of which is connected to the node diffusion layer, covers the node diffusion layer, and whose other end is connected to the bit diffusion layer on the element isolation insulating film; a second conductor layer provided in a region surrounded by a region where an adjacent bit line is to be formed adjacent to the region where the bit line is to be formed, the word line, and an adjacent word line adjacent to the word line via the node diffusion layer; and simultaneously forming a first interlayer insulating film, forming a second bit contact hole reaching the first conductive layer, and forming a first vertical insulating layer in the second bit contact hole. a step of forming a wiring, a step of forming a bit line connected to the first vertical wiring, and a step of forming a second interlayer insulating film to form a second node reaching the other end of the second conductor layer. forming a contact hole and forming a second vertical wiring in the second node contact hole; forming a storage node electrode connected to the second vertical wiring; forming a capacitive insulating film; A method for manufacturing a semiconductor memory cell, comprising the step of forming a plate electrode.
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| JP3072689A Expired - Lifetime JP2830496B2 (en) | 1991-04-05 | 1991-04-05 | Semiconductor memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6229170B1 (en) | 1998-04-01 | 2001-05-08 | Nec Corporation | Semiconductor memory cell |
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-
1991
- 1991-04-05 JP JP3072689A patent/JP2830496B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2830496B2 (en) | 1998-12-02 |
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