JPH0429102B2 - - Google Patents
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- JPH0429102B2 JPH0429102B2 JP56132487A JP13248781A JPH0429102B2 JP H0429102 B2 JPH0429102 B2 JP H0429102B2 JP 56132487 A JP56132487 A JP 56132487A JP 13248781 A JP13248781 A JP 13248781A JP H0429102 B2 JPH0429102 B2 JP H0429102B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
Description
本発明は、磁気デイスク制御装置とコンピユー
タ（の主メモリ）との間での高速のデジタルデー
タのプログラム転送方法に関する。 ８インチや3.5インチのフロツピーデイスク装
置をパーソナルコンピユータ等に接続して用いる
場合に、フロツピーデイスク制御装置（いわゆる
FDC）とコンピユータの主メモリとの間で、極
めて高速（たとえば500Kbit／sec）のデータ転
送が必要であり、従来においては、DMA（ダイ
レクトメモリアクセス）による転送が行なわれて
いた。ところが、このDMA転送を行なう場合に
は、回路構成が複雑化し、DMA用のIC等の部品
点数が増大し、組立配線作業も面倒となつて、高
価格となる。 そこで、本発明は、簡単な回路構成でデータの
高速転送が行なえるようなデジタルデータのプロ
グラム転送方法を提供することを目的としてい
る。 すなわち、本発明に係るデジタルデータのプロ
グラム転送方法の特徴は、磁気デイスク制御装置
とコンピユータとの間でデジタルデータ転送を行
うようになすデジタルデータのプログラム転送方
法において、所定数の転送データ毎に上記磁気デ
イスク制御装置から発せられる割込要求信号をデ
ータバスの最上位ビツトに乗せ、一単位の転送デ
ータ毎に上記磁気デイスク制御装置から発せられ
るデータ要求信号を上記データバスの上記最上位
ビツト以外のビツトに乗せるようになし、上記磁
気デイスク制御装置は、上記データ要求信号がア
クテイブとなつてから上記磁気デイスク制御装置
に対する書き込みまたは読み出しが行われるまで
の所定時間がサービスタイムとして予め定められ
ており、上記コンピユータ内のデータ転送プログ
ラムに、上記割込要求信号および上記データ要求
信号の状態を確認する状態確認ステツプと、上記
磁気デイスク制御装置に対するデータの書き込み
または読み出しを行うための入出力ステツプとを
少なくとも設け、上記データ転送プログラム内に
上記データ要求信号の状態確認ステツプを複数設
け、上記データ転送プログラムのいずれのステツ
プの実行中に上記データ要求信号がアクテイブと
なつても、これらの状態確認ステツプを介して上
記入出力ステツプが完了するまでのプログラム実
行時間を常に上記サービスタイム以下とすること
である。 以下、本発明に係る好ましい実施例について、
図面を参照しながら説明する。 たとえば、８インチ倍密度（MFM変調）フロ
ツピーデイスク装置におけるFDC（フロツピーデ
イスクコントローラ）とコンピユータとの間のデ
ータ転送速度は、500Kbit／secであり、１バイ
ト（＝8bit）当りに要する転送時間は16μsecであ
る。しかし実際には、上記FDCの読み出し・書
き込みサービスタイムにより制限されるため、よ
り短かい時間（たとえば、書き込み時11.5μsec、
読み出し時13.5μsec）以内でデータを読み出し・
書き込みできなければならない。このような高速
のデータ転送をプログラムで行なうことは、従来
において不可能とされていたが、本発明方法で
は、例えば第１図に示すようなハードウエアの追
加、およびそれを考慮に入れた後述する特別のソ
フトウエア（転送プログラム）の採用により、プ
ログラム転送を可能としている。 ここで、第１図のFDC（フロツピーデイスクコ
ントローラ）１は、たとえば、ウエスタンデジタ
ル社のFD1791およびその相当品等を使用でき、
このFDC１の８ビツト分のデータ入出力端子
DAL0〜7は、たとえばテキサスインスツル
メンツ社のSN74LS640等のインバーテイングバ
ツフア２を介して、コンピユータのデータバスの
各ビツト端子D0〜D7にそれぞれ接続されている。
FDC１の割込要求（インタラプトリクエスト、
IRQ）信号の出力端子は、インバータ３およびゲ
ート４を介し、上記0〜7の最上位ビツ
ト（最重要ビツト、いわゆるMSB）である
DAL7に接続している。したがつて、このIRQ信
号は、インバータ３で反転され、さらにインバー
テイングバツフア２で反転されるから、データバ
スのD7上には元のIRQ信号が乗ることになる。
また、FDC１のデータ要求（データリクエスト、
DRQ）信号の出力端子は、ゲート５を介して、
上記最上位ビツトである7以外のデータ入出
力端子、たとえば6に接続しており、データ
バス上では、インバーテイングバツフア２により
反転されたDRQ信号がD6に乗る。また、コンピユ
ータからは、，，，等の
各コ
ントロール信号が供給されて、上記インバーテイ
ングバツフア２やゲート４，５の動作タイミング
を制御している。この場合、後述する転送プログ
ラムのステータスチエツク時には、FDC１の
DAL0〜7はたとえばフローテイング状態と
なり、これらの各ラインはそれぞれプルアツプ抵
抗を介して＋Ｂ電源（たとえば＋5V）に接続さ
れているから、原則としていずれも“Ｈ”（ハイ
レベル、あるいは「１」）となるが、6，
DAL7は、それぞれDRQ，の状態となり、上
記データバス上ではD7にIRQが、D6にが現
われ、D5〜D0はすべて“Ｌ”（ローレベル、ある
いは「０」）となる。この第１図中の各信号ある
いは端子機能について説明する。 はIOリクエストを表し、図示しないCPU
からIO（入出力機器、本発明ではフロツピイデイ
スク）をアクセスする際にアクテイブ（＝
“Ｌ”、すなわち「０」）となる信号である。
はリードを表し、CPUがデータ、を読み込むこ
とを示す信号である。はチツプセレクトであ
り、CPUがアクセスしようとするチツプ、すな
わち第１図の例ではFDC１を選択するときアク
テイブ（＝“Ｌ”、「０」）となる信号である。
本実施例では後述するIOポートの（DATA）ア
ドレスをデコードして作成されており、CPUが
これらの（DATA）アドレスのIOポートをアク
セスするとアクテイブとなる。はステータ
ス（ステータスチエツク）を表し、FDFC１から
のIRQ、のステータスをチエツクする際に
アクテイブ（＝“Ｌ”、「０」）となる信
号。
具体的には、後述する（Ｃ）アドレスをデコード
して作成することができ、（Ｃ）アドレスのIOポ
ートをアクセスする（後述する第１表の第１、第
４、第９行の入力命令IN Ｂ，（Ｃ）、後述する第
２表の第１、第４、第９行の入力命令IN Ｂ，
（Ｃ）ときアクテイブとなる。 FDC１の入出力信号において、IRQはインタ
ラプトリクエスト（割込要求）を示し、FDC１
側からCPU側に対して割込をかけてサービスを
要求するための信号である。具体的には、FDC
１側でフロツピイデイスクに対して所定バイト数
（例えば128バイト）のデータの書き込みや読み出
しが終了した時点でIRQが“Ｈ”、すなわち「１」
となる。DRQはデータリクエストを示し、FDC
１側で１単位（例えば１バイト）のデータの取り
込みや送り出しの準備ができたことをCPU側に
知らせるための信号である。ここで本実施例で用
いられているFDC１がインテリジエントである
ため、CPU側からは、最初に所定のバイト数
（例えば128バイト）を指定して書き込みや読み出
しの動作開始命令を与えれば、FDC側で所定の
１単位（例えば１バイト）毎に上記初期設定バイ
ト数だけのデータの書き込みや読み出しが自動的
に行われる。このとき、上記１単位（１バイト）
毎にデータがFDC１内のレジスタ等にセツトさ
れて書き込みや読み出しの準備ができると、上記
DRQが“Ｈ”あるいは「１」となつてCPU側に
知らせる。そして、初期設定された上記所定バイ
ト数（128バイト）の書き込みや読み出しの動作
が完了した時点で、上記IRQが“Ｈ”あるいは
「１」となるわけである。0〜7はデー
タアクセスラインを表し、８ビツトの双向向性３
ステート入出力端子である。チツプセレクト信号
がノンアクテイブのとき、この端子はフローテイ
ング（ハイインピーダンス）状態となる。 次にインバーテイングバツフア２において、
はゲートを表し、これが“Ｌ”、すなわち「０」
のとき、インバーテイングバツフア２がアクテイ
ブ（動作状態）となり、次のDIR（デイレクシヨ
ン）のレベルあるいは値に応じた方向に信号を
（反転して）伝達する。他のとき（＝“Ｈ”、
「１」）には、インバーテイングバツフア２は非導
通状態となる。DIRはデイレクシヨンを表し、こ
れが“Ｈ”、「１」のときには第１図中の左から右
方向に、また“Ｌ”、「０」のときには右から左方
向に、各信号を反転して伝送する。 ここで、コンピユータのCPUに、ザイログ社
のZ80あるいはその相当品を用いた場合の転送プ
ログラムの一例について第１表および第２表を参
照しながら説明する。
タ（の主メモリ）との間での高速のデジタルデー
タのプログラム転送方法に関する。 ８インチや3.5インチのフロツピーデイスク装
置をパーソナルコンピユータ等に接続して用いる
場合に、フロツピーデイスク制御装置（いわゆる
FDC）とコンピユータの主メモリとの間で、極
めて高速（たとえば500Kbit／sec）のデータ転
送が必要であり、従来においては、DMA（ダイ
レクトメモリアクセス）による転送が行なわれて
いた。ところが、このDMA転送を行なう場合に
は、回路構成が複雑化し、DMA用のIC等の部品
点数が増大し、組立配線作業も面倒となつて、高
価格となる。 そこで、本発明は、簡単な回路構成でデータの
高速転送が行なえるようなデジタルデータのプロ
グラム転送方法を提供することを目的としてい
る。 すなわち、本発明に係るデジタルデータのプロ
グラム転送方法の特徴は、磁気デイスク制御装置
とコンピユータとの間でデジタルデータ転送を行
うようになすデジタルデータのプログラム転送方
法において、所定数の転送データ毎に上記磁気デ
イスク制御装置から発せられる割込要求信号をデ
ータバスの最上位ビツトに乗せ、一単位の転送デ
ータ毎に上記磁気デイスク制御装置から発せられ
るデータ要求信号を上記データバスの上記最上位
ビツト以外のビツトに乗せるようになし、上記磁
気デイスク制御装置は、上記データ要求信号がア
クテイブとなつてから上記磁気デイスク制御装置
に対する書き込みまたは読み出しが行われるまで
の所定時間がサービスタイムとして予め定められ
ており、上記コンピユータ内のデータ転送プログ
ラムに、上記割込要求信号および上記データ要求
信号の状態を確認する状態確認ステツプと、上記
磁気デイスク制御装置に対するデータの書き込み
または読み出しを行うための入出力ステツプとを
少なくとも設け、上記データ転送プログラム内に
上記データ要求信号の状態確認ステツプを複数設
け、上記データ転送プログラムのいずれのステツ
プの実行中に上記データ要求信号がアクテイブと
なつても、これらの状態確認ステツプを介して上
記入出力ステツプが完了するまでのプログラム実
行時間を常に上記サービスタイム以下とすること
である。 以下、本発明に係る好ましい実施例について、
図面を参照しながら説明する。 たとえば、８インチ倍密度（MFM変調）フロ
ツピーデイスク装置におけるFDC（フロツピーデ
イスクコントローラ）とコンピユータとの間のデ
ータ転送速度は、500Kbit／secであり、１バイ
ト（＝8bit）当りに要する転送時間は16μsecであ
る。しかし実際には、上記FDCの読み出し・書
き込みサービスタイムにより制限されるため、よ
り短かい時間（たとえば、書き込み時11.5μsec、
読み出し時13.5μsec）以内でデータを読み出し・
書き込みできなければならない。このような高速
のデータ転送をプログラムで行なうことは、従来
において不可能とされていたが、本発明方法で
は、例えば第１図に示すようなハードウエアの追
加、およびそれを考慮に入れた後述する特別のソ
フトウエア（転送プログラム）の採用により、プ
ログラム転送を可能としている。 ここで、第１図のFDC（フロツピーデイスクコ
ントローラ）１は、たとえば、ウエスタンデジタ
ル社のFD1791およびその相当品等を使用でき、
このFDC１の８ビツト分のデータ入出力端子
DAL0〜7は、たとえばテキサスインスツル
メンツ社のSN74LS640等のインバーテイングバ
ツフア２を介して、コンピユータのデータバスの
各ビツト端子D0〜D7にそれぞれ接続されている。
FDC１の割込要求（インタラプトリクエスト、
IRQ）信号の出力端子は、インバータ３およびゲ
ート４を介し、上記0〜7の最上位ビツ
ト（最重要ビツト、いわゆるMSB）である
DAL7に接続している。したがつて、このIRQ信
号は、インバータ３で反転され、さらにインバー
テイングバツフア２で反転されるから、データバ
スのD7上には元のIRQ信号が乗ることになる。
また、FDC１のデータ要求（データリクエスト、
DRQ）信号の出力端子は、ゲート５を介して、
上記最上位ビツトである7以外のデータ入出
力端子、たとえば6に接続しており、データ
バス上では、インバーテイングバツフア２により
反転されたDRQ信号がD6に乗る。また、コンピユ
ータからは、，，，等の
各コ
ントロール信号が供給されて、上記インバーテイ
ングバツフア２やゲート４，５の動作タイミング
を制御している。この場合、後述する転送プログ
ラムのステータスチエツク時には、FDC１の
DAL0〜7はたとえばフローテイング状態と
なり、これらの各ラインはそれぞれプルアツプ抵
抗を介して＋Ｂ電源（たとえば＋5V）に接続さ
れているから、原則としていずれも“Ｈ”（ハイ
レベル、あるいは「１」）となるが、6，
DAL7は、それぞれDRQ，の状態となり、上
記データバス上ではD7にIRQが、D6にが現
われ、D5〜D0はすべて“Ｌ”（ローレベル、ある
いは「０」）となる。この第１図中の各信号ある
いは端子機能について説明する。 はIOリクエストを表し、図示しないCPU
からIO（入出力機器、本発明ではフロツピイデイ
スク）をアクセスする際にアクテイブ（＝
“Ｌ”、すなわち「０」）となる信号である。
はリードを表し、CPUがデータ、を読み込むこ
とを示す信号である。はチツプセレクトであ
り、CPUがアクセスしようとするチツプ、すな
わち第１図の例ではFDC１を選択するときアク
テイブ（＝“Ｌ”、「０」）となる信号である。
本実施例では後述するIOポートの（DATA）ア
ドレスをデコードして作成されており、CPUが
これらの（DATA）アドレスのIOポートをアク
セスするとアクテイブとなる。はステータ
ス（ステータスチエツク）を表し、FDFC１から
のIRQ、のステータスをチエツクする際に
アクテイブ（＝“Ｌ”、「０」）となる信
号。
具体的には、後述する（Ｃ）アドレスをデコード
して作成することができ、（Ｃ）アドレスのIOポ
ートをアクセスする（後述する第１表の第１、第
４、第９行の入力命令IN Ｂ，（Ｃ）、後述する第
２表の第１、第４、第９行の入力命令IN Ｂ，
（Ｃ）ときアクテイブとなる。 FDC１の入出力信号において、IRQはインタ
ラプトリクエスト（割込要求）を示し、FDC１
側からCPU側に対して割込をかけてサービスを
要求するための信号である。具体的には、FDC
１側でフロツピイデイスクに対して所定バイト数
（例えば128バイト）のデータの書き込みや読み出
しが終了した時点でIRQが“Ｈ”、すなわち「１」
となる。DRQはデータリクエストを示し、FDC
１側で１単位（例えば１バイト）のデータの取り
込みや送り出しの準備ができたことをCPU側に
知らせるための信号である。ここで本実施例で用
いられているFDC１がインテリジエントである
ため、CPU側からは、最初に所定のバイト数
（例えば128バイト）を指定して書き込みや読み出
しの動作開始命令を与えれば、FDC側で所定の
１単位（例えば１バイト）毎に上記初期設定バイ
ト数だけのデータの書き込みや読み出しが自動的
に行われる。このとき、上記１単位（１バイト）
毎にデータがFDC１内のレジスタ等にセツトさ
れて書き込みや読み出しの準備ができると、上記
DRQが“Ｈ”あるいは「１」となつてCPU側に
知らせる。そして、初期設定された上記所定バイ
ト数（128バイト）の書き込みや読み出しの動作
が完了した時点で、上記IRQが“Ｈ”あるいは
「１」となるわけである。0〜7はデー
タアクセスラインを表し、８ビツトの双向向性３
ステート入出力端子である。チツプセレクト信号
がノンアクテイブのとき、この端子はフローテイ
ング（ハイインピーダンス）状態となる。 次にインバーテイングバツフア２において、
はゲートを表し、これが“Ｌ”、すなわち「０」
のとき、インバーテイングバツフア２がアクテイ
ブ（動作状態）となり、次のDIR（デイレクシヨ
ン）のレベルあるいは値に応じた方向に信号を
（反転して）伝達する。他のとき（＝“Ｈ”、
「１」）には、インバーテイングバツフア２は非導
通状態となる。DIRはデイレクシヨンを表し、こ
れが“Ｈ”、「１」のときには第１図中の左から右
方向に、また“Ｌ”、「０」のときには右から左方
向に、各信号を反転して伝送する。 ここで、コンピユータのCPUに、ザイログ社
のZ80あるいはその相当品を用いた場合の転送プ
ログラムの一例について第１表および第２表を参
照しながら説明する。
【表】
この第１表は、書き込みプログラムを示してお
り、IN命令の（Ｃ）には、上記IRQやDRQを読
み込むときの専用入力ポートのアドレスが、
OUT命令の（DATA）には、データ書き込み用
の出力ポートアドレスが、それぞれ割り当てられ
る。また、DEレジスタには主メモリのデータバ
ツフアアドレス、HLレジスタにはラベル
WCOMDのアドレスがそれぞれ記憶されている。
なお、ステート数の（ ）内の数値は、それぞれ
ジヤンプ動作時、およびリターン動作時を示す。 このような第１表の書き込みプログラムにおい
て、ラベルSTSK以降では主としてステータスチ
エツク（状態確認）を、ラベルWCOMD以降で
は主としてデータ書き込み動作を、ぞれぞれ行わ
せている。実際の具体的な上記IRQ，のス
テータスチエツク（状態確認）については、第１
表の第１，第２及び第３行の命令により上記IRQ
及びのチエツクを行い、第４及び第５行の
命令によりのチエツクを行い、第９及び第
10行の命令によりのチエツクを行つている。
ここで、第１、第４及び第９行は上記IRQ、
DRQが含まれた８ビツトデータを入力する命令
であり、第２、第５及び第10行は上記の状
態に応じてジヤンプを行う条件付ジヤンプ命令で
あり、第３行は上記IRQの状態に応じてリターン
する条件付リターン命令である。特に上記
のチエツクは、ラベルSTSCK内で２回、
WCOMD内で１回の割合でそれぞれ行われるこ
とになる。また、現実のデータ書き込みは、第１
表のプログラムの第６行（第６ステツプ）で行な
い、次の第７行で、データバツフアアドレスをイ
ンクリメントし、第８行で該アドレスのデータを
Ａレジスタ（アキユームレータ）にロードしてい
る。この第１表のプログラムの動作を説明する。 CPU側でのメインプログラムにおいて、フロ
ツピイデイスクに対してデータ書き込みを行おう
とするときには、ヘツドナンバ、目的セクタナン
バ、目的トラツクナンバ、書き込みコマンド等の
データ書き込みに必要な情報をFDCに対して送
つた後、デイスク書き込みサブルーチンである第
１表のサブルーチンに跳ぶ。 第１表の第１行の入力命令IN Ｂ，（Ｃ）では、
上記IRQやを読み込むための専用入力ポー
トのアドレスである（Ｃ）アドレスからのデータ
をZ80CPU内のＢレジスタに入力している。この
入力命令実行中の所定タイミングで、CPUから
の各信号やがアクテイブ（＝“Ｌ”）と
なる。また上記Statusは、上記（Ｃ）アドレスを
デコードして得られるものであり、CPUからの
入力ポートアドレスが確定されている間、アクテ
イブ（＝“Ｌ”）となる。この間、双方向インバー
テイングバツフア２のゲート入力が“Ｌ”で、
右側から左方向にデータが伝達され、データが
CPUに取り込まれる。 次の第２行の相対ジヤンプ命令JR Ｚ，
WCOMDでは、上記入力データがゼロのとき、
すなわち上記がアクテイブ（＝“Ｌ”）のと
き、ラベルWCOMDの第６行に跳ぶ。がノ
ンアクテイブのときには次の第３行に進む。 第３行の命令RET Ｍは、マイナスの条件時に
リターンする命令であり、上記入力データが負
（２の補数表示でのマイナスは、MSB（最上位ビ
ツト）が「１」）のとき、すなわち上記IRQがア
クテイブ（＝“Ｈ”）のとき、このサブルーチンか
らメインルーチンに戻る。このIRQは、通常の場
合、書き込みが終了した時点でアクテイブとな
る。IRQがノンアクテイブのときには次の第４行
に進む。 第４行では、上記第１行と同様な入力命令が実
行される。 次の第５行では、上記第２行と逆に、非ゼロ時
にジヤンプする命令であり、上記がノンア
クテイブ（＝“Ｈ”）のとき、ラベルSTSCKの第
１行に跳ぶ。従つてがアクテイブ（＝“Ｌ”）
のときには、次の第６行に進み、以下のような一
連のデータ出力処理が実行される。 すなわち、第６、第７、および第８行は、上記
DRQがアクテイブとなる毎に順次１バイトずつ
データを出力するためのルーチンに相当する。先
ず第６行では、Z80CPU内のＡレジスタに蓄えら
れたデータを、（DATA）アドレスで指定される
出力ポート、すなわちフロツピイデイスクへのデ
ータ書き込み用の出力ポートに出力する。第７行
では、Z80CPU内のDEレジスタの内容をインク
リメント（１だけ加算）する。次の第８行では、
このDEレジスタの内容（DE）で指定されるメモ
リアドレスのデータをZ80CPU内のＡレジスタに
ロードする。 次の第９行では、上記ステツプS1と同様な入
力命令が実行される。 次の第10行では、上記第５行と同様に、上記
DRQのチエツクが行われ、ノンアクテイブのと
き上記第１行に跳ぶ。従つて、がアクテイ
ブのときには、次の第11行に進む。 第11行は、無条件ジヤンプ命令で、Z80CPU内
のHLレジスタの内容（HL）で指定されるメモ
リアドレスの命令ステツプ、すなわちラベル
WCOMDの第６行に跳ぶ。 このような第１表の書き込みプログラムによれ
ば、比較的少ないステツプ（全11ステツプ）内に
３回ものステータスチエツクを行ない、また、第
３ステツプの条件付リターン命令RET Ｍ（マイ
ナス時リターン）のような特殊命令を用いること
によつてステート数を切りつめているため、たと
えば、第１ステツプあるいは第４ステツプの入力
命令実行直後にステータスが変化したような最悪
の場合でも、45ステート以内にデータ書き込みが
実行される。ここで、上記CPUのクロツクを4M
Hz以上に設定すれば、１ステートは250nsecであ
り、45ステートは11.25μsecであるから、上記
FDC１の書き込み時のサービスタイム11.5μsec以
内となつて、プログラム転送可能であることがわ
かる。
り、IN命令の（Ｃ）には、上記IRQやDRQを読
み込むときの専用入力ポートのアドレスが、
OUT命令の（DATA）には、データ書き込み用
の出力ポートアドレスが、それぞれ割り当てられ
る。また、DEレジスタには主メモリのデータバ
ツフアアドレス、HLレジスタにはラベル
WCOMDのアドレスがそれぞれ記憶されている。
なお、ステート数の（ ）内の数値は、それぞれ
ジヤンプ動作時、およびリターン動作時を示す。 このような第１表の書き込みプログラムにおい
て、ラベルSTSK以降では主としてステータスチ
エツク（状態確認）を、ラベルWCOMD以降で
は主としてデータ書き込み動作を、ぞれぞれ行わ
せている。実際の具体的な上記IRQ，のス
テータスチエツク（状態確認）については、第１
表の第１，第２及び第３行の命令により上記IRQ
及びのチエツクを行い、第４及び第５行の
命令によりのチエツクを行い、第９及び第
10行の命令によりのチエツクを行つている。
ここで、第１、第４及び第９行は上記IRQ、
DRQが含まれた８ビツトデータを入力する命令
であり、第２、第５及び第10行は上記の状
態に応じてジヤンプを行う条件付ジヤンプ命令で
あり、第３行は上記IRQの状態に応じてリターン
する条件付リターン命令である。特に上記
のチエツクは、ラベルSTSCK内で２回、
WCOMD内で１回の割合でそれぞれ行われるこ
とになる。また、現実のデータ書き込みは、第１
表のプログラムの第６行（第６ステツプ）で行な
い、次の第７行で、データバツフアアドレスをイ
ンクリメントし、第８行で該アドレスのデータを
Ａレジスタ（アキユームレータ）にロードしてい
る。この第１表のプログラムの動作を説明する。 CPU側でのメインプログラムにおいて、フロ
ツピイデイスクに対してデータ書き込みを行おう
とするときには、ヘツドナンバ、目的セクタナン
バ、目的トラツクナンバ、書き込みコマンド等の
データ書き込みに必要な情報をFDCに対して送
つた後、デイスク書き込みサブルーチンである第
１表のサブルーチンに跳ぶ。 第１表の第１行の入力命令IN Ｂ，（Ｃ）では、
上記IRQやを読み込むための専用入力ポー
トのアドレスである（Ｃ）アドレスからのデータ
をZ80CPU内のＢレジスタに入力している。この
入力命令実行中の所定タイミングで、CPUから
の各信号やがアクテイブ（＝“Ｌ”）と
なる。また上記Statusは、上記（Ｃ）アドレスを
デコードして得られるものであり、CPUからの
入力ポートアドレスが確定されている間、アクテ
イブ（＝“Ｌ”）となる。この間、双方向インバー
テイングバツフア２のゲート入力が“Ｌ”で、
右側から左方向にデータが伝達され、データが
CPUに取り込まれる。 次の第２行の相対ジヤンプ命令JR Ｚ，
WCOMDでは、上記入力データがゼロのとき、
すなわち上記がアクテイブ（＝“Ｌ”）のと
き、ラベルWCOMDの第６行に跳ぶ。がノ
ンアクテイブのときには次の第３行に進む。 第３行の命令RET Ｍは、マイナスの条件時に
リターンする命令であり、上記入力データが負
（２の補数表示でのマイナスは、MSB（最上位ビ
ツト）が「１」）のとき、すなわち上記IRQがア
クテイブ（＝“Ｈ”）のとき、このサブルーチンか
らメインルーチンに戻る。このIRQは、通常の場
合、書き込みが終了した時点でアクテイブとな
る。IRQがノンアクテイブのときには次の第４行
に進む。 第４行では、上記第１行と同様な入力命令が実
行される。 次の第５行では、上記第２行と逆に、非ゼロ時
にジヤンプする命令であり、上記がノンア
クテイブ（＝“Ｈ”）のとき、ラベルSTSCKの第
１行に跳ぶ。従つてがアクテイブ（＝“Ｌ”）
のときには、次の第６行に進み、以下のような一
連のデータ出力処理が実行される。 すなわち、第６、第７、および第８行は、上記
DRQがアクテイブとなる毎に順次１バイトずつ
データを出力するためのルーチンに相当する。先
ず第６行では、Z80CPU内のＡレジスタに蓄えら
れたデータを、（DATA）アドレスで指定される
出力ポート、すなわちフロツピイデイスクへのデ
ータ書き込み用の出力ポートに出力する。第７行
では、Z80CPU内のDEレジスタの内容をインク
リメント（１だけ加算）する。次の第８行では、
このDEレジスタの内容（DE）で指定されるメモ
リアドレスのデータをZ80CPU内のＡレジスタに
ロードする。 次の第９行では、上記ステツプS1と同様な入
力命令が実行される。 次の第10行では、上記第５行と同様に、上記
DRQのチエツクが行われ、ノンアクテイブのと
き上記第１行に跳ぶ。従つて、がアクテイ
ブのときには、次の第11行に進む。 第11行は、無条件ジヤンプ命令で、Z80CPU内
のHLレジスタの内容（HL）で指定されるメモ
リアドレスの命令ステツプ、すなわちラベル
WCOMDの第６行に跳ぶ。 このような第１表の書き込みプログラムによれ
ば、比較的少ないステツプ（全11ステツプ）内に
３回ものステータスチエツクを行ない、また、第
３ステツプの条件付リターン命令RET Ｍ（マイ
ナス時リターン）のような特殊命令を用いること
によつてステート数を切りつめているため、たと
えば、第１ステツプあるいは第４ステツプの入力
命令実行直後にステータスが変化したような最悪
の場合でも、45ステート以内にデータ書き込みが
実行される。ここで、上記CPUのクロツクを4M
Hz以上に設定すれば、１ステートは250nsecであ
り、45ステートは11.25μsecであるから、上記
FDC１の書き込み時のサービスタイム11.5μsec以
内となつて、プログラム転送可能であることがわ
かる。
【表】
次に、第２表は、データ読み出しプログラムを
示しており、（Ｃ）はステータス入力ポートアド
レス、（DATA）はデータ読み出し用入力ポート
アドレスを示し、また、DEレジスタにはメモリ
データバツフアアドレスが、HLレジスタにはラ
ベルRCOMDのアドレスがそれぞれ記憶されてい
る。また、ステート数の（ ）内の数値は、それ
ぞれジヤンプ時、リターン時を示す。この第２表
のプログラムの動作を説明する。 CPU側でのメインプログラムにおいて、フロ
ツピイデイスクに対してデータ読み出しを行おう
とするときにも、ヘツドナンバ、目的セクタナン
バ、目的トラツクナンバ、読み出しコマンド等の
データ読み出しに必要な情報をFDCに対して送
つた後、デイスク読み出しサブルーチンである第
２表のサブルーチンに跳ぶ。 この第２表の第１行の入力命令IN Ｂ，（Ｃ）
は、上述した第１表の第１行と同様な動作が行わ
れる。すなわち、上記IRQやを読み込むた
めの専用入力ポートのアドレスである（Ｃ）アド
レスからのデータをZ80CPU内のＢレジスタに入
力するものである。 次の第２行の条件付き相対ジヤンプ命令JR
Ｚ，RCOMDでは、上記入力データがゼロのと
き、すなわち上記がアクテイブ（＝“Ｌ”）
のとき、ラベルRCOMDの第６行に跳ぶ。
がノンアクテイブのときには次の第３行に進む。
これは、上述した第１表の第２行とラベル名が異
なるのみで同じ動作である。 第３行は、上述した第１表の第３行と同様な条
件付き（マイナス時）リターン命令RET Ｍであ
り、上記IRQがアクテイブ（＝“Ｈ”）のとき、こ
のサブルーチンからメインルーチンに戻る。この
IRQは、通常の場合、読み出しが終了した時点で
アクテイブとなる。 第４行では、上記第１行と同様な入力命令が実
行される。 次の第５行は、上記第２行と逆に、非ゼロ時に
ジヤンプする命令であり、上記がノンアク
テイブ（＝“Ｈ”）のとき、ラベルINSTSのステ
ツプS1に跳ぶ。従つて、がアクテイブ（＝
“Ｌ”）のときには、次のステツプS6に進み、以
下のような一連のデータ入力処理が実行される。 すなわち、第６、第７、および第８行は、上記
DRQがアクテイブとなる毎に順次１バイトずつ
データを入力するためのルーチンに相当する。先
ず第６行では、（DATA）アドレスで指定される
入力ポート、すなわちフロツピイデイスクからの
データ読み出し用の入力ポートからのデータを、
Z80CPU内のＡレジスタに取り込む。第７行で
は、このＡレジスタに取り込まれたデータを
Z80CPU内のDEレジスタの内容（DE）で指定さ
れるメモリアドレスにロードする。次の第８行で
は、このDEレジスタの内容をインクリメント
（１だけ加算）する。 次の第９行では、上記第１行と同様な入力命令
が実行される。 次の第10行では、上記第５行と同様に上記
DRQのチエツクが行われ、ノンアクテイブのと
き上記ステツプS1に跳び、がアクテイブの
ときには、次の第１１行に進む。 第11行は、無条件ジヤンプ命令で、Z80CPU内
のHLレジスタの内容（HL）で指定されるメモ
リアドレスの命令ステツプ、すなわちラベル
RCOMDの第６行に跳ぶ。 この第２表の読み出しプログラムも、上記第１
表の書き込みプログラムと同様に、最悪の読み出
しタイミングでも45ステートで済み、したがつて
4MHz以上のクロツクのCPUを用いることによ
り、上記FDC１の読み出し時のサービスタイム
13.5μsec以内の条件を充分満足する。 以上の第１表、第２表の転送プログラムにより
500Kbit／secのデータ転送を行なわせるための
条件としては、第１図のハードウエア構成と、ザ
イログ社のZ80系でクロツクが4MHz以上のCPU
を用いることが必要である。 したがつて、本発明に係るデジタルデータのプ
ログラム転送方法によれば、たとえば500Kbit／
secもの高速データ転送をプログラムで行なえる
ため、DMA関連IC等が一切不要となつて、大幅
なコストダウンが図れる。また、ハードウエア上
では、FDCのIRQをデータバスのMSBに、
をMSB以外のバスラインビツトに乗せ、残りを
ステータス読み込み時に“Ｌ”とするような簡単
な構成を用いることにより、前記RET Ｍのよう
な小ステート数の条件付リターン命令を使用可能
とし、実行速度を高めている。 さらに、実際の転送プログラムとしては、上記
IRQ，のステータスの入力およびチエツク
を、数ステツプ以内に１回の割合で配置し、最悪
の場合、たとえばステータス入力終了直後に上記
IRQ，DRQが変化した場合でも、FDCの読み書
き時のサービスタイム以内で読み出し・書き込み
が行なえるようにしている。 なお、本発明は上記実施例のみに限定されるも
のではなく、８インチ単密度記録、5.25インチ単
密度又は倍密度記録のフロツピーデイスクや、そ
の他の500Kbit／sec以内のデータ転送に適用で
きる。また、CPUにたとえば6MHzクロツクのも
のを用いて、500Kbit／sec以上の転送走度のプ
ログラム転送を行なわせることも容易に実現でき
る。
示しており、（Ｃ）はステータス入力ポートアド
レス、（DATA）はデータ読み出し用入力ポート
アドレスを示し、また、DEレジスタにはメモリ
データバツフアアドレスが、HLレジスタにはラ
ベルRCOMDのアドレスがそれぞれ記憶されてい
る。また、ステート数の（ ）内の数値は、それ
ぞれジヤンプ時、リターン時を示す。この第２表
のプログラムの動作を説明する。 CPU側でのメインプログラムにおいて、フロ
ツピイデイスクに対してデータ読み出しを行おう
とするときにも、ヘツドナンバ、目的セクタナン
バ、目的トラツクナンバ、読み出しコマンド等の
データ読み出しに必要な情報をFDCに対して送
つた後、デイスク読み出しサブルーチンである第
２表のサブルーチンに跳ぶ。 この第２表の第１行の入力命令IN Ｂ，（Ｃ）
は、上述した第１表の第１行と同様な動作が行わ
れる。すなわち、上記IRQやを読み込むた
めの専用入力ポートのアドレスである（Ｃ）アド
レスからのデータをZ80CPU内のＢレジスタに入
力するものである。 次の第２行の条件付き相対ジヤンプ命令JR
Ｚ，RCOMDでは、上記入力データがゼロのと
き、すなわち上記がアクテイブ（＝“Ｌ”）
のとき、ラベルRCOMDの第６行に跳ぶ。
がノンアクテイブのときには次の第３行に進む。
これは、上述した第１表の第２行とラベル名が異
なるのみで同じ動作である。 第３行は、上述した第１表の第３行と同様な条
件付き（マイナス時）リターン命令RET Ｍであ
り、上記IRQがアクテイブ（＝“Ｈ”）のとき、こ
のサブルーチンからメインルーチンに戻る。この
IRQは、通常の場合、読み出しが終了した時点で
アクテイブとなる。 第４行では、上記第１行と同様な入力命令が実
行される。 次の第５行は、上記第２行と逆に、非ゼロ時に
ジヤンプする命令であり、上記がノンアク
テイブ（＝“Ｈ”）のとき、ラベルINSTSのステ
ツプS1に跳ぶ。従つて、がアクテイブ（＝
“Ｌ”）のときには、次のステツプS6に進み、以
下のような一連のデータ入力処理が実行される。 すなわち、第６、第７、および第８行は、上記
DRQがアクテイブとなる毎に順次１バイトずつ
データを入力するためのルーチンに相当する。先
ず第６行では、（DATA）アドレスで指定される
入力ポート、すなわちフロツピイデイスクからの
データ読み出し用の入力ポートからのデータを、
Z80CPU内のＡレジスタに取り込む。第７行で
は、このＡレジスタに取り込まれたデータを
Z80CPU内のDEレジスタの内容（DE）で指定さ
れるメモリアドレスにロードする。次の第８行で
は、このDEレジスタの内容をインクリメント
（１だけ加算）する。 次の第９行では、上記第１行と同様な入力命令
が実行される。 次の第10行では、上記第５行と同様に上記
DRQのチエツクが行われ、ノンアクテイブのと
き上記ステツプS1に跳び、がアクテイブの
ときには、次の第１１行に進む。 第11行は、無条件ジヤンプ命令で、Z80CPU内
のHLレジスタの内容（HL）で指定されるメモ
リアドレスの命令ステツプ、すなわちラベル
RCOMDの第６行に跳ぶ。 この第２表の読み出しプログラムも、上記第１
表の書き込みプログラムと同様に、最悪の読み出
しタイミングでも45ステートで済み、したがつて
4MHz以上のクロツクのCPUを用いることによ
り、上記FDC１の読み出し時のサービスタイム
13.5μsec以内の条件を充分満足する。 以上の第１表、第２表の転送プログラムにより
500Kbit／secのデータ転送を行なわせるための
条件としては、第１図のハードウエア構成と、ザ
イログ社のZ80系でクロツクが4MHz以上のCPU
を用いることが必要である。 したがつて、本発明に係るデジタルデータのプ
ログラム転送方法によれば、たとえば500Kbit／
secもの高速データ転送をプログラムで行なえる
ため、DMA関連IC等が一切不要となつて、大幅
なコストダウンが図れる。また、ハードウエア上
では、FDCのIRQをデータバスのMSBに、
をMSB以外のバスラインビツトに乗せ、残りを
ステータス読み込み時に“Ｌ”とするような簡単
な構成を用いることにより、前記RET Ｍのよう
な小ステート数の条件付リターン命令を使用可能
とし、実行速度を高めている。 さらに、実際の転送プログラムとしては、上記
IRQ，のステータスの入力およびチエツク
を、数ステツプ以内に１回の割合で配置し、最悪
の場合、たとえばステータス入力終了直後に上記
IRQ，DRQが変化した場合でも、FDCの読み書
き時のサービスタイム以内で読み出し・書き込み
が行なえるようにしている。 なお、本発明は上記実施例のみに限定されるも
のではなく、８インチ単密度記録、5.25インチ単
密度又は倍密度記録のフロツピーデイスクや、そ
の他の500Kbit／sec以内のデータ転送に適用で
きる。また、CPUにたとえば6MHzクロツクのも
のを用いて、500Kbit／sec以上の転送走度のプ
ログラム転送を行なわせることも容易に実現でき
る。
第１図は、本発明の一実施例の説明に供するブ
ロツク回路図である。 １……FDC（フロツピーデイスクコントロー
ラ）、２……インバーテイングバツフア。
ロツク回路図である。 １……FDC（フロツピーデイスクコントロー
ラ）、２……インバーテイングバツフア。
Claims (1)
- 【特許請求の範囲】 １ 磁気デイスク制御装置とコンピユータとの間
でデジタルデータ転送を行うようになすデジタル
データのプログラム転送方法において、 所定数の転送データ毎に上記磁気デイスク制御
装置から発せられる割込要求信号をデータバスの
最上位ビツトに乗せ、 一単位の転送データ毎に上記磁気デイスク制御
装置から発せられるデータ要求信号を上記データ
バスの上記最上位ビツト以外のビツトに乗せるよ
うになし、 上記磁気デイスク制御装置は、上記データ要求
信号がアクテイブとなつてから上記磁気デイスク
制御装置に対する書き込みまたは読み出しが行わ
れるまでの所定時間がサービスタイムとして予め
定められており、 上記コンピユータ内のデータ転送プログラム
に、上記割込要求信号および上記データ要求信号
の状態を確認する状態確認ステツプと、上記磁気
デイスク制御装置に対するデータの書き込みまた
は読み出しを行うための入出力ステツプとを少な
くとも設け、 上記データ転送プログラム内に上記データ要求
信号の状態確認ステツプを複数設け、上記データ
転送プログラムのいずれのステツプの実行中に上
記データ要求信号がアクテイブとなつても、これ
らの状態確認ステツプを介して上記入出力ステツ
プが完了するまでのプログラム実行時間を常に上
記サービスタイム以下とすることを特徴とするデ
ジタルデータのプログラム転送方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132487A JPS5833770A (ja) | 1981-08-24 | 1981-08-24 | デジタルデ−タのプログラム転送方法 |
| CA000409682A CA1186803A (en) | 1981-08-24 | 1982-08-18 | Data transfer apparatus for a microcomputer system |
| GB08223753A GB2106675B (en) | 1981-08-24 | 1982-08-18 | Data transfer apparatus |
| AU87271/82A AU552610B2 (en) | 1981-08-24 | 1982-08-18 | Data transfer control |
| FR8214521A FR2511790B1 (fr) | 1981-08-24 | 1982-08-24 | Appareil de transfert de donnees pour un dispositif a microcalculateur |
| DE19823231445 DE3231445A1 (de) | 1981-08-24 | 1982-08-24 | Datenuebertragungseinrichtung fuer ein mikrocomputer-system |
| AT0320282A AT389951B (de) | 1981-08-24 | 1982-08-24 | Datenuebertragungseinrichtung |
| US06/410,911 US4607328A (en) | 1981-08-24 | 1982-08-24 | Data transfer apparatus for a microcomputer system |
| NL8203312A NL8203312A (nl) | 1981-08-24 | 1982-08-24 | Inrichting voor informatieoverdracht via een informatieverdeelleiding. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132487A JPS5833770A (ja) | 1981-08-24 | 1981-08-24 | デジタルデ−タのプログラム転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833770A JPS5833770A (ja) | 1983-02-28 |
| JPH0429102B2 true JPH0429102B2 (ja) | 1992-05-18 |
Family
ID=15082516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132487A Granted JPS5833770A (ja) | 1981-08-24 | 1981-08-24 | デジタルデ−タのプログラム転送方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4607328A (ja) |
| JP (1) | JPS5833770A (ja) |
| AT (1) | AT389951B (ja) |
| AU (1) | AU552610B2 (ja) |
| CA (1) | CA1186803A (ja) |
| DE (1) | DE3231445A1 (ja) |
| FR (1) | FR2511790B1 (ja) |
| GB (1) | GB2106675B (ja) |
| NL (1) | NL8203312A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239628A (en) * | 1985-11-13 | 1993-08-24 | Sony Corporation | System for asynchronously generating data block processing start signal upon the occurrence of processing end signal block start signal |
| JP2527458B2 (ja) * | 1988-03-04 | 1996-08-21 | 富士通株式会社 | デ―タ転送制御装置 |
| US5283791A (en) * | 1988-08-02 | 1994-02-01 | Cray Research Systems, Inc. | Error recovery method and apparatus for high performance disk drives |
| US5128810A (en) * | 1988-08-02 | 1992-07-07 | Cray Research, Inc. | Single disk emulation interface for an array of synchronous spindle disk drives |
| US5218689A (en) * | 1988-08-16 | 1993-06-08 | Cray Research, Inc. | Single disk emulation interface for an array of asynchronously operating disk drives |
| US5123092A (en) * | 1988-10-21 | 1992-06-16 | Zenith Data Systems Corporation | External expansion bus interface |
| JPH03100718A (ja) * | 1989-09-13 | 1991-04-25 | Hitachi Ltd | バッファ付きディスク装置の入出力処理方法 |
| JPH0786811B2 (ja) * | 1990-06-19 | 1995-09-20 | 富士通株式会社 | アレイディスク装置のドライブ位置確認方式 |
| US5197143A (en) * | 1990-10-01 | 1993-03-23 | Digital Equipment Corporation | Device and method for distributing information in a computer system |
| EP0489504B1 (en) * | 1990-11-30 | 1997-03-05 | International Business Machines Corporation | Bidirectional FIFO buffer for interfacing between two buses |
| CA2080210C (en) * | 1992-01-02 | 1998-10-27 | Nader Amini | Bidirectional data storage facility for bus interface unit |
| JPH05314073A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | プログラム仕様データの部分転送方式 |
| JPH06100998B2 (ja) * | 1992-10-02 | 1994-12-12 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ転送制御用インターフェース回路 |
| US6289402B1 (en) * | 1993-07-23 | 2001-09-11 | Amiga Development Llc | Bidirectional data transfer protocol primarily controlled by a peripheral device |
| JP2530113B2 (ja) * | 1994-06-29 | 1996-09-04 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デ―タ転送制御用インタ―フェ―ス回路及び磁気ディスク装置 |
| US5629644A (en) * | 1995-07-28 | 1997-05-13 | Micron Quantum Devices, Inc. | Adjustable timer circuit |
| JP2000305716A (ja) * | 1999-04-23 | 2000-11-02 | Sony Corp | ディスク制御装置及びディスク制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54121632A (en) * | 1978-03-14 | 1979-09-20 | Sanyo Electric Co Ltd | Interruption request system |
| JPS559283A (en) * | 1978-07-06 | 1980-01-23 | Motoda Jun | Interface circuit system for floppy disc for microcomputer |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1225252A (ja) * | 1967-04-14 | 1971-03-17 | ||
| US3559187A (en) * | 1968-11-13 | 1971-01-26 | Gen Electric | Input/output controller with linked data control words |
| GB1428704A (en) * | 1973-04-13 | 1976-03-17 | Int Computers Ltd | Data processing arrangements |
| US4000487A (en) * | 1975-03-26 | 1976-12-28 | Honeywell Information Systems, Inc. | Steering code generating apparatus for use in an input/output processing system |
| US4006465A (en) * | 1975-05-14 | 1977-02-01 | International Business Machines Corporation | Apparatus for control and data transfer between a serial data transmission medium and a plurality of devices |
| CA1062376A (en) * | 1975-07-08 | 1979-09-11 | Frank Kruglinski | Memory control system |
| US4158235A (en) * | 1977-04-18 | 1979-06-12 | Burroughs Corporation | Multi port time-shared associative buffer storage pool |
| US4166289A (en) * | 1977-09-13 | 1979-08-28 | Westinghouse Electric Corp. | Storage controller for a digital signal processing system |
| ES474428A1 (es) * | 1977-10-25 | 1979-04-16 | Digital Equipment Corp | Un sistema de tratamiento de datos. |
| US4210959A (en) * | 1978-05-10 | 1980-07-01 | Apple Computer, Inc. | Controller for magnetic disc, recorder, or the like |
| US4268906A (en) * | 1978-12-22 | 1981-05-19 | International Business Machines Corporation | Data processor input/output controller |
| US4357657A (en) * | 1979-08-24 | 1982-11-02 | Monolithic Systems, Corp. | Floppy-disk interface controller |
| US4365294A (en) * | 1980-04-10 | 1982-12-21 | Nizdorf Computer Corporation | Modular terminal system using a common bus |
-
1981
- 1981-08-24 JP JP56132487A patent/JPS5833770A/ja active Granted
-
1982
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54121632A (en) * | 1978-03-14 | 1979-09-20 | Sanyo Electric Co Ltd | Interruption request system |
| JPS559283A (en) * | 1978-07-06 | 1980-01-23 | Motoda Jun | Interface circuit system for floppy disc for microcomputer |
Also Published As
| Publication number | Publication date |
|---|---|
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| AT389951B (de) | 1990-02-26 |
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| GB2106675B (en) | 1985-06-12 |
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| JPS5833770A (ja) | 1983-02-28 |
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