JPS5833770A - デジタルデ−タのプログラム転送方法 - Google Patents
デジタルデ−タのプログラム転送方法Info
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- JPS5833770A JPS5833770A JP56132487A JP13248781A JPS5833770A JP S5833770 A JPS5833770 A JP S5833770A JP 56132487 A JP56132487 A JP 56132487A JP 13248781 A JP13248781 A JP 13248781A JP S5833770 A JPS5833770 A JP S5833770A
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- Japan
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- transfer
- program
- irq
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- G06F3/0673—Single storage device
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- General Physics & Mathematics (AREA)
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、磁気ディスク制御装置とコンピュータ（の主
メモリ）との間での高速のデジタルデータのプログラム
転送方法に関する。
メモリ）との間での高速のデジタルデータのプログラム
転送方法に関する。
８インチや３．５インチのフロッピーディスク装置ヲパ
ーソナルコンピュータ等に接続して用いる場合に、フロ
ッピーディスク制御装置（いわゆるＦＤＣ）とコンピュ
ータの主メモリとの間で、極めて高速（たとえば５００
Ｋｂｉ ｔ ／ ｓｅｃ ）のデータ転送が必要であり
、従来においては、ＤＭＡ（ダイレクトメモリアクセス
）による転送が行なわれていた。ところが、このＤＭＡ
転送を行なう場合には、回路構成が複雑化し、ＤＭＡ用
のＩＣ等の部品点数が増大し、組立配線作業も面倒とな
って、高価格となる。
ーソナルコンピュータ等に接続して用いる場合に、フロ
ッピーディスク制御装置（いわゆるＦＤＣ）とコンピュ
ータの主メモリとの間で、極めて高速（たとえば５００
Ｋｂｉ ｔ ／ ｓｅｃ ）のデータ転送が必要であり
、従来においては、ＤＭＡ（ダイレクトメモリアクセス
）による転送が行なわれていた。ところが、このＤＭＡ
転送を行なう場合には、回路構成が複雑化し、ＤＭＡ用
のＩＣ等の部品点数が増大し、組立配線作業も面倒とな
って、高価格となる。
そこで、本発明は、簡単な回路構成でデータの高速転送
が行なえるようなデジタルデータのプロクラム転送方法
を提供することを目的としている。
が行なえるようなデジタルデータのプロクラム転送方法
を提供することを目的としている。
すなわち、本発明に係るデジタルデータのプログラム転
送方法の特徴は、磁気ディスク制御装置とコンピュータ
との間でデジタルデータ転送を行なうに際し、上記磁気
ディスク制御装置の割込要求信号をデータバスの最上位
ビットに乗せ、上記磁気ディスク制御装置のデータ要求
信号を上記データバスの上記最上位ビット以外のビット
の信号ラインに乗せ、上記割込要求信号および上記デー
夕要求信号の状態判別に応じたデータ転送プログラムに
よりデータ転送を行なうことである。
送方法の特徴は、磁気ディスク制御装置とコンピュータ
との間でデジタルデータ転送を行なうに際し、上記磁気
ディスク制御装置の割込要求信号をデータバスの最上位
ビットに乗せ、上記磁気ディスク制御装置のデータ要求
信号を上記データバスの上記最上位ビット以外のビット
の信号ラインに乗せ、上記割込要求信号および上記デー
夕要求信号の状態判別に応じたデータ転送プログラムに
よりデータ転送を行なうことである。
以下、本発明に係る好ましい実施例について、図面を参
照しながら説明する。
照しながら説明する。
たとえば、８インチ倍密度（ＭＦＭ変調）７０ツピーデ
イスク装置におけるＦＤＣ（フロッピーディスクコント
ローラ）とコンピュータとの間のデータ転送速度は、５
００Ｋｂｉｔ ／５１１ｃであり、ｌバイ） （＝ ８
ｂｉｔ ）当りに要する転送時間は１６μ就である。し
かし実際には、上記ＦＤＣの読み出し・書き込みサービ
スタイムにより制限されるため、より短かい時間（たと
えば、書き込み時１１．５μ戴、読み出し時１３．５μ
（６））以内でデータを読み出し・書き込みできなけれ
ばならない。このような高速のデータ転送をプログラム
で行なうことは、従来において不可能とされていたが、
本発明方法では、例えば第１図に示すようなハードウェ
アの追加、およびそれを考慮に入れた後述する特別のソ
フトウェア（転送プログラム）の採用により、プログラ
ム転送を可能としている。
イスク装置におけるＦＤＣ（フロッピーディスクコント
ローラ）とコンピュータとの間のデータ転送速度は、５
００Ｋｂｉｔ ／５１１ｃであり、ｌバイ） （＝ ８
ｂｉｔ ）当りに要する転送時間は１６μ就である。し
かし実際には、上記ＦＤＣの読み出し・書き込みサービ
スタイムにより制限されるため、より短かい時間（たと
えば、書き込み時１１．５μ戴、読み出し時１３．５μ
（６））以内でデータを読み出し・書き込みできなけれ
ばならない。このような高速のデータ転送をプログラム
で行なうことは、従来において不可能とされていたが、
本発明方法では、例えば第１図に示すようなハードウェ
アの追加、およびそれを考慮に入れた後述する特別のソ
フトウェア（転送プログラム）の採用により、プログラ
ム転送を可能としている。
ここで、第１図のＦＤＣ（フロッピーディスクコントロ
ーラ）１は、たとえば、ウェスタンデジタル社のＦＤＩ
７９１およびその相当品等を使用でき、このＦＤＣｌ
の８ビット分のデータ入出力端子ＤＡＬＯ〜ＤＡＩ、７
は、たとえばテキサスインスツルメンツ社の５Ｎ７４Ｌ
Ｓ６４０等のインバーテイングバッファ２を介して、コ
ンピュータのデータバスの各ビット端子Ｄｏ −Ｄ７
にそれぞれ接続されている。ＦＤＣｌの割込要求（イン
クラブトリクニスｌ−１ＩＲＱ）信号の出力端子は、イ
ンバータ３およびゲート４を介し、上記ＤＡＬＯ−ＤＡ
Ｌ７の最上位ビット（最重要ビット、いわゆるＭＯＢ）
であるＤＡＬ７に接続している。
ーラ）１は、たとえば、ウェスタンデジタル社のＦＤＩ
７９１およびその相当品等を使用でき、このＦＤＣｌ
の８ビット分のデータ入出力端子ＤＡＬＯ〜ＤＡＩ、７
は、たとえばテキサスインスツルメンツ社の５Ｎ７４Ｌ
Ｓ６４０等のインバーテイングバッファ２を介して、コ
ンピュータのデータバスの各ビット端子Ｄｏ −Ｄ７
にそれぞれ接続されている。ＦＤＣｌの割込要求（イン
クラブトリクニスｌ−１ＩＲＱ）信号の出力端子は、イ
ンバータ３およびゲート４を介し、上記ＤＡＬＯ−ＤＡ
Ｌ７の最上位ビット（最重要ビット、いわゆるＭＯＢ）
であるＤＡＬ７に接続している。
したがって、このＩＲＱ信号は、インバータ３で反転さ
れ、さらにインバーテイングバッファ２で反転されるか
ら、データバスのＤ７上には元のＩＲＱ信号が乗ること
になる。また、ＦＤＣｌのデータ要求（データリクエス
ト、ＤＲ，Ｑ）信号の出力端子は、ゲート５を介して、
上記最上位ビットであるｉ５議Ｔ７以外のデータ入出力
端子、たとえば■ＸＴ１に接続しており、データバス上
では、インバーテイングバッファ２により反転されたＤ
ＲＱ信号がＤ６に乗る。また、コンピュータからは、Ｉ
ＯＲＱ 、 Ｒ，Ｄ Ｃ８、５ｔａｔｕｓ等の各コン
トロール信号が供給されて、上記インバーテイングバッ
ファ２やゲート４．５の動作タイミングを制御している
。この場合、後述する転送プログラムのステータスチェ
ック時には、ＦＤＣｌのＤＡＬ Ｏ〜ＤＡＬ７はたとえ
ばフローティング状態となり、これらの各ラインはそれ
ぞれプルアップ抵抗を介して十Ｂ電源（たとえば＋５Ｖ
）に接続されているから、原則としていずれも“Ｈ’（
）１イレベル、あるいは「ｌ」）となるが、ＤＡＬ６
、ＤＡＬ７は、それぞれＤＩ’ＬＱ、ＩＲＱの状態とな
り、上記データバス上ではＤ７にＩＲＱが、Ｄ６にＤＲ
Ｑが現われ、］ｊ５〜Ｄｏはすべて”Ｌ’ （ローレベ
ル、あるいは「０」）となる。
れ、さらにインバーテイングバッファ２で反転されるか
ら、データバスのＤ７上には元のＩＲＱ信号が乗ること
になる。また、ＦＤＣｌのデータ要求（データリクエス
ト、ＤＲ，Ｑ）信号の出力端子は、ゲート５を介して、
上記最上位ビットであるｉ５議Ｔ７以外のデータ入出力
端子、たとえば■ＸＴ１に接続しており、データバス上
では、インバーテイングバッファ２により反転されたＤ
ＲＱ信号がＤ６に乗る。また、コンピュータからは、Ｉ
ＯＲＱ 、 Ｒ，Ｄ Ｃ８、５ｔａｔｕｓ等の各コン
トロール信号が供給されて、上記インバーテイングバッ
ファ２やゲート４．５の動作タイミングを制御している
。この場合、後述する転送プログラムのステータスチェ
ック時には、ＦＤＣｌのＤＡＬ Ｏ〜ＤＡＬ７はたとえ
ばフローティング状態となり、これらの各ラインはそれ
ぞれプルアップ抵抗を介して十Ｂ電源（たとえば＋５Ｖ
）に接続されているから、原則としていずれも“Ｈ’（
）１イレベル、あるいは「ｌ」）となるが、ＤＡＬ６
、ＤＡＬ７は、それぞれＤＩ’ＬＱ、ＩＲＱの状態とな
り、上記データバス上ではＤ７にＩＲＱが、Ｄ６にＤＲ
Ｑが現われ、］ｊ５〜Ｄｏはすべて”Ｌ’ （ローレベ
ル、あるいは「０」）となる。
ここで、コンピュータのＣＰＵに、ザイログ社のＺ８０
あるいはその相当品を用いた場合の転送プログラムの一
例について第１表および第２表を参照しながら説明する
。
あるいはその相当品を用いた場合の転送プログラムの一
例について第１表および第２表を参照しながら説明する
。
第１表
ラベル １１：′″°′り オペランド ステー
ト数コード １．８ＴＳＣＫ：ＩＮ Ｂ、（Ｃ）
１２２、 ＪＲＺ、ＷＣＯＭＤ ７（
１２）３、 ＢＥＴ Ｍ
５（１１）４、 ＩＮ Ｂ、（Ｃ
） １２５、 ＪＰ ＮＺ、５
ＴＳＣＫ ｔ。
ト数コード １．８ＴＳＣＫ：ＩＮ Ｂ、（Ｃ）
１２２、 ＪＲＺ、ＷＣＯＭＤ ７（
１２）３、 ＢＥＴ Ｍ
５（１１）４、 ＩＮ Ｂ、（Ｃ
） １２５、 ＪＰ ＮＺ、５
ＴＳＣＫ ｔ。
６、ＷＣＯＭＤ：ＯＵＴ （ＤＡＴＡ）、Ａ
１１７、 ＩＮＣＤＥ
６８、 ＬＤ Ａ、（ＤＥ）
７ｇ、 ＩＮ Ｂ、（
Ｃ） １２ＩＯ，ＪＰ ＮＺ、５Ｔ８
ＣＫ ｌ。
１１７、 ＩＮＣＤＥ
６８、 ＬＤ Ａ、（ＤＥ）
７ｇ、 ＩＮ Ｂ、（
Ｃ） １２ＩＯ，ＪＰ ＮＺ、５Ｔ８
ＣＫ ｌ。
ｕ、 ＪＰ （ＨＬ）
４この第１表は、書き込みプログラムを示してお
り、ＩＮ命令の（Ｃ）には、上記ＩＲＱやＤＲＱを読み
込むときの専用入力ポートのアドレスが、ＯＵＴ命令の
（ＤＡＴＡ）には、データ書き込み用の出力ポードアド
レスが、それぞれ割り当てられる。また、ＤＥレジスタ
には主メモリのデータバッファアドレス、ＨＬレンスタ
にはラベルＷＣＯＭＤのアドレスがそれぞれ記憶されて
いる。なお、ステート数の（）内の数値は、それぞれジ
ャンプ動作時、およびリターン動作時を示す。
４この第１表は、書き込みプログラムを示してお
り、ＩＮ命令の（Ｃ）には、上記ＩＲＱやＤＲＱを読み
込むときの専用入力ポートのアドレスが、ＯＵＴ命令の
（ＤＡＴＡ）には、データ書き込み用の出力ポードアド
レスが、それぞれ割り当てられる。また、ＤＥレジスタ
には主メモリのデータバッファアドレス、ＨＬレンスタ
にはラベルＷＣＯＭＤのアドレスがそれぞれ記憶されて
いる。なお、ステート数の（）内の数値は、それぞれジ
ャンプ動作時、およびリターン動作時を示す。
このような第１表の書き込みプログラムにおいて、ラベ
ル５ＴＳＣＫ以降でステータスチェックを、ラベルＷＣ
ＯＭＤ以降でデータ書き込み動作を、それぞれ行なわせ
ている。そして、現実の上記Ｉ ＲＱ、ＤＲＱのステー
タスチェックは、第１表の第１１第４、および第９行の
入力命令ＩＮ Ｂ。
ル５ＴＳＣＫ以降でステータスチェックを、ラベルＷＣ
ＯＭＤ以降でデータ書き込み動作を、それぞれ行なわせ
ている。そして、現実の上記Ｉ ＲＱ、ＤＲＱのステー
タスチェックは、第１表の第１１第４、および第９行の
入力命令ＩＮ Ｂ。
（Ｃ） 以降の２〜３ステツプで行なっており、ラベ
ル５ＴＳＣＫ内で２回、ＷＣ’ＯＭＤ内で１回の割でそ
れぞれ行なっている。まだ、現実のデータ書き込みは、
第１表のプログラムの第６行（第６ステツプ）で行ない
、次の第７行で、データバッファアドレスをインクリメ
ントし、第８行で該ア。
ル５ＴＳＣＫ内で２回、ＷＣ’ＯＭＤ内で１回の割でそ
れぞれ行なっている。まだ、現実のデータ書き込みは、
第１表のプログラムの第６行（第６ステツプ）で行ない
、次の第７行で、データバッファアドレスをインクリメ
ントし、第８行で該ア。
ドレスのデータをＡレジスタ（アキュームレータ）にロ
ードしている。
ードしている。
このような第１表の書き込みプログラムによれば、比較
的少ないステップ（全１１ステツプ）内に３回ものステ
ータスチェックを行ない、また、第３ステツプの条件付
リターン命令ＲＥＴ Ｍ（マイナス時リターン）のよ
うな特殊命令を用いることによってステート数を切りつ
めているため、たとえば、第１ステツプあるいは第４ス
テツプの入力命令実行直後にステータスが変化したよう
な最悪の場合でも、４５ステ一ト以内にデータ書き込み
が実行される。ここで、上記ＣＰＵのタロツクを４ＭＨ
ｚ以上に設定すれば、ｌステートは２５０ｎ８ｅｅであ
り、４５ステートはｌ １，２５ ｐｔｍテあるから、
上記ＦＤＣ？の書き込み時のサービスタイム１１．５μ
（６）以内となって、プログラム転送可能であることが
わかる。
的少ないステップ（全１１ステツプ）内に３回ものステ
ータスチェックを行ない、また、第３ステツプの条件付
リターン命令ＲＥＴ Ｍ（マイナス時リターン）のよ
うな特殊命令を用いることによってステート数を切りつ
めているため、たとえば、第１ステツプあるいは第４ス
テツプの入力命令実行直後にステータスが変化したよう
な最悪の場合でも、４５ステ一ト以内にデータ書き込み
が実行される。ここで、上記ＣＰＵのタロツクを４ＭＨ
ｚ以上に設定すれば、ｌステートは２５０ｎ８ｅｅであ
り、４５ステートはｌ １，２５ ｐｔｍテあるから、
上記ＦＤＣ？の書き込み時のサービスタイム１１．５μ
（６）以内となって、プログラム転送可能であることが
わかる。
第 ２ 表
ラベル −：％−ｙ り オペランド ステート
数コード １、ｌＮ５ＴＳ：ＩＮ Ｂ、（Ｃ）
１２２、 ＪＲＺ、ＲＣＯＭＤ
７（１２）３、 ＲＥＴ Ｍ
５（１１）４、 ＩＮ
Ｂ、（Ｃ） １２５、 ＪＰ
ＮＺ、ｌＮ８Ｔ８ １０６、ＲＣＯＭＤ：ＩＮ
Ａ、（ＤＡＴＡ） １１７、
ＬＤ （ＤＥ）、Ａ ７８、
ＩＮＣＤＥ ６９、
ＩＮ Ｂ、（Ｃ） １２１Ｏ，
、ＪＰ ＮＺ、ｌＮ８ＴＳ ｔｏｌｌ、
ＪＰ （ＨＬ） ４次
に、第２表は、データ読み出しプログラムを示しており
、（Ｃ）はステータス入力ポードアドレス、（ＤＡＴＡ
）はデータ読み出し用人カポードアドレスを示し、また
、ＤＥレジスタにはメモリデータバツファアドレスが、
ＨしレジスタにはラベルＲＣＯＭＤのアドレスがそれぞ
れ記憶されている。また、ステート数の（）内の数値は
、それぞれジャンプ時、リターン時を示す。
数コード １、ｌＮ５ＴＳ：ＩＮ Ｂ、（Ｃ）
１２２、 ＪＲＺ、ＲＣＯＭＤ
７（１２）３、 ＲＥＴ Ｍ
５（１１）４、 ＩＮ
Ｂ、（Ｃ） １２５、 ＪＰ
ＮＺ、ｌＮ８Ｔ８ １０６、ＲＣＯＭＤ：ＩＮ
Ａ、（ＤＡＴＡ） １１７、
ＬＤ （ＤＥ）、Ａ ７８、
ＩＮＣＤＥ ６９、
ＩＮ Ｂ、（Ｃ） １２１Ｏ，
、ＪＰ ＮＺ、ｌＮ８ＴＳ ｔｏｌｌ、
ＪＰ （ＨＬ） ４次
に、第２表は、データ読み出しプログラムを示しており
、（Ｃ）はステータス入力ポードアドレス、（ＤＡＴＡ
）はデータ読み出し用人カポードアドレスを示し、また
、ＤＥレジスタにはメモリデータバツファアドレスが、
ＨしレジスタにはラベルＲＣＯＭＤのアドレスがそれぞ
れ記憶されている。また、ステート数の（）内の数値は
、それぞれジャンプ時、リターン時を示す。
この第２表の読み出しプログラムも、上記第１表の書き
込みプログラムと同様に、最悪の読み出しタイミングで
も４５ステートで済み、したがって４ＭＨｚ以上のクロ
ックのＣＰＵを用いることにより、上記ＦＤＣＩの読み
出し時のサービスタイム１３．５μ式以内の条件を充分
満足する。
込みプログラムと同様に、最悪の読み出しタイミングで
も４５ステートで済み、したがって４ＭＨｚ以上のクロ
ックのＣＰＵを用いることにより、上記ＦＤＣＩの読み
出し時のサービスタイム１３．５μ式以内の条件を充分
満足する。
以上の第１表、第２表の転送プログラムにより５００Ｋ
ｂｉｔ ／ｓｅｅのデータ転送を行なわせるための条件
としては、第１図の７１−ドウエア構成と、ザイログ社
のＺ８０系でクロックが４ ＭＨｚ 以上のＣＰＵを用
いることが必ｌである。
ｂｉｔ ／ｓｅｅのデータ転送を行なわせるための条件
としては、第１図の７１−ドウエア構成と、ザイログ社
のＺ８０系でクロックが４ ＭＨｚ 以上のＣＰＵを用
いることが必ｌである。
したがって、本発明に係るデジタルデータのプロクラム
転送方法によれば、たとえば５００Ｋｂｉｔ／ｓｅｅも
の高速データ転送をプログラムで行なえるため、ＤＭＡ
関連ＩＣ等が一切不要となって、大幅なコストダウンが
図れる。また、ノ＼−ドウエア上では、ＦＤＣのＩＲＱ
をデータバスのＭＯＢに、ＤＲＱをＭ８Ｂ以外のパスラ
インビットに乗せ、残りをステータス読み込み時にＬと
するような簡単な構成を用いることにより、前記ＲＥＴ
Ｍのような小ステート数の条件付リターン命令を使用
可能とし、実行速度を高めている。
転送方法によれば、たとえば５００Ｋｂｉｔ／ｓｅｅも
の高速データ転送をプログラムで行なえるため、ＤＭＡ
関連ＩＣ等が一切不要となって、大幅なコストダウンが
図れる。また、ノ＼−ドウエア上では、ＦＤＣのＩＲＱ
をデータバスのＭＯＢに、ＤＲＱをＭ８Ｂ以外のパスラ
インビットに乗せ、残りをステータス読み込み時にＬと
するような簡単な構成を用いることにより、前記ＲＥＴ
Ｍのような小ステート数の条件付リターン命令を使用
可能とし、実行速度を高めている。
さらに、実際の転送プロクラムとしては、上記ＩＲＱ、
丁π互のステータスの入力およびチェックを、数ステッ
プ以内に１回の割合で配置し、最悪の場合、たとえばス
テータス入力終了直後に上記ＩＲＱ、ＤＲＱが変化した
場合でも、ＦＤＣの読み書き時のサービスタイム以内で
読み出し・書き込みが行なえるようにしている。
丁π互のステータスの入力およびチェックを、数ステッ
プ以内に１回の割合で配置し、最悪の場合、たとえばス
テータス入力終了直後に上記ＩＲＱ、ＤＲＱが変化した
場合でも、ＦＤＣの読み書き時のサービスタイム以内で
読み出し・書き込みが行なえるようにしている。
なお、本発明は上記実施例のみに限定されるものではな
く、８インチ単密度記録、５．２５インチ単密度又は倍
密度記録のフロッピーディスクや、その他の５００Ｋｂ
ｉｔ／ｓｅｅ以内のデータ転送に適用できる。また、Ｃ
ＰＵにたとえば６ＭＨｚ クロックのものを用いて、
５００Ｋｂｉｔ／＋ｓｃ以上の転送走度のプログラム転
送を行なわせることも容易に実現できる。
く、８インチ単密度記録、５．２５インチ単密度又は倍
密度記録のフロッピーディスクや、その他の５００Ｋｂ
ｉｔ／ｓｅｅ以内のデータ転送に適用できる。また、Ｃ
ＰＵにたとえば６ＭＨｚ クロックのものを用いて、
５００Ｋｂｉｔ／＋ｓｃ以上の転送走度のプログラム転
送を行なわせることも容易に実現できる。
第１図は、本発明の一実施例の説明に供するブロック回
路図である。 １・・・・・・ＦＤＣ（）ロツピーディスクコントロー
ラ）２・・・・・・インバーチインクバッファ特許出願
人 ゛ノニー株式会社 代理人 弁理士 小 池 晃 同 日 村 榮 −
路図である。 １・・・・・・ＦＤＣ（）ロツピーディスクコントロー
ラ）２・・・・・・インバーチインクバッファ特許出願
人 ゛ノニー株式会社 代理人 弁理士 小 池 晃 同 日 村 榮 −
Claims (1)
- 磁気ディスク制御装置とコンピュータとの間でデジタル
データ転送を行なうに際し、上記磁気ディスク制御装置
の割込要求信号をデータバスの最上位ビットに乗せ、上
記磁気ディスク制御装置のデータ要求信号を上記データ
バスの上記最上位ビット以外のビットの信号ラインに乗
せ、上記割込要求信号および上記データ要求信号の状態
判別に応じたデータ転送プロクラムによりデータ転送を
行なうことを特徴とするデジタルデータのプログラム転
送方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132487A JPS5833770A (ja) | 1981-08-24 | 1981-08-24 | デジタルデ−タのプログラム転送方法 |
| GB08223753A GB2106675B (en) | 1981-08-24 | 1982-08-18 | Data transfer apparatus |
| AU87271/82A AU552610B2 (en) | 1981-08-24 | 1982-08-18 | Data transfer control |
| CA000409682A CA1186803A (en) | 1981-08-24 | 1982-08-18 | Data transfer apparatus for a microcomputer system |
| NL8203312A NL8203312A (nl) | 1981-08-24 | 1982-08-24 | Inrichting voor informatieoverdracht via een informatieverdeelleiding. |
| FR8214521A FR2511790B1 (fr) | 1981-08-24 | 1982-08-24 | Appareil de transfert de donnees pour un dispositif a microcalculateur |
| US06/410,911 US4607328A (en) | 1981-08-24 | 1982-08-24 | Data transfer apparatus for a microcomputer system |
| DE19823231445 DE3231445A1 (de) | 1981-08-24 | 1982-08-24 | Datenuebertragungseinrichtung fuer ein mikrocomputer-system |
| AT0320282A AT389951B (de) | 1981-08-24 | 1982-08-24 | Datenuebertragungseinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132487A JPS5833770A (ja) | 1981-08-24 | 1981-08-24 | デジタルデ−タのプログラム転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833770A true JPS5833770A (ja) | 1983-02-28 |
| JPH0429102B2 JPH0429102B2 (ja) | 1992-05-18 |
Family
ID=15082516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132487A Granted JPS5833770A (ja) | 1981-08-24 | 1981-08-24 | デジタルデ−タのプログラム転送方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4607328A (ja) |
| JP (1) | JPS5833770A (ja) |
| AT (1) | AT389951B (ja) |
| AU (1) | AU552610B2 (ja) |
| CA (1) | CA1186803A (ja) |
| DE (1) | DE3231445A1 (ja) |
| FR (1) | FR2511790B1 (ja) |
| GB (1) | GB2106675B (ja) |
| NL (1) | NL8203312A (ja) |
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- 1982-08-18 GB GB08223753A patent/GB2106675B/en not_active Expired
- 1982-08-18 AU AU87271/82A patent/AU552610B2/en not_active Ceased
- 1982-08-18 CA CA000409682A patent/CA1186803A/en not_active Expired
- 1982-08-24 FR FR8214521A patent/FR2511790B1/fr not_active Expired
- 1982-08-24 DE DE19823231445 patent/DE3231445A1/de not_active Withdrawn
- 1982-08-24 NL NL8203312A patent/NL8203312A/nl not_active Application Discontinuation
- 1982-08-24 US US06/410,911 patent/US4607328A/en not_active Expired - Fee Related
- 1982-08-24 AT AT0320282A patent/AT389951B/de not_active IP Right Cessation
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| JPH0429102B2 (ja) | 1992-05-18 |
| ATA320282A (de) | 1989-07-15 |
| AU8727182A (en) | 1983-03-03 |
| NL8203312A (nl) | 1983-03-16 |
| CA1186803A (en) | 1985-05-07 |
| US4607328A (en) | 1986-08-19 |
| GB2106675A (en) | 1983-04-13 |
| AU552610B2 (en) | 1986-06-12 |
| FR2511790A1 (fr) | 1983-02-25 |
| FR2511790B1 (fr) | 1986-03-28 |
| DE3231445A1 (de) | 1983-03-31 |
| GB2106675B (en) | 1985-06-12 |
| AT389951B (de) | 1990-02-26 |
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