JPH04287512A - Glitch noise elimination circuit - Google Patents
Glitch noise elimination circuitInfo
- Publication number
- JPH04287512A JPH04287512A JP3051909A JP5190991A JPH04287512A JP H04287512 A JPH04287512 A JP H04287512A JP 3051909 A JP3051909 A JP 3051909A JP 5190991 A JP5190991 A JP 5190991A JP H04287512 A JPH04287512 A JP H04287512A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output signal
- glitch noise
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008030 elimination Effects 0.000 title 1
- 238000003379 elimination reaction Methods 0.000 title 1
- 230000001934 delay Effects 0.000 claims description 4
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、グリッジノイズのある
信号からグリッジノイズを除去するためのグリッジノイ
ズ除去回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a glitch noise removal circuit for removing glitch noise from a signal with glitch noise.
【０００２】0002
【従来の技術】通常「ひげ」とよばれているグリッジノ
イズのある信号からグリッジノイズを除去するための従
来のグリッジノイズ除去回路は、コンデンサによる積分
回路を用い、グリッジノイズのレベルが、後段の素子の
スレッショルドレベルに到達しないように抑制すること
によってグリッジノイズを除去している。[Prior Art] A conventional glitch noise removal circuit for removing glitch noise from a signal with glitch noise, which is usually called "whiskers," uses an integrating circuit using a capacitor, and the glitch noise level is Glitch noise is removed by suppressing it so that it does not reach the threshold level of the element.
【０００３】0003
【発明が解決しようとする課題】上述したような従来の
グリッジノイズ除去回路は、グリッジノイズの幅が大き
いときはグリッジノイズが除去できないのみならず、積
分による波形の劣化があるという欠点を有している。[Problems to be Solved by the Invention] The conventional glitch noise removal circuit as described above not only cannot remove the glitch noise when the width of the glitch noise is large, but also has the disadvantage that the waveform is degraded due to integration. ing.
【０００４】0004
【課題を解決するための手段】本発明のグリッジノイズ
除去回路は、入力信号を所定の時間だけ遅延させる遅延
回路と、前記遅延回路の出力信号と前記入力信号とを入
力するナンド回路と、前記遅延回路の出力信号と前記入
力信号とを入力するオア回路と、前記ナンド回路の出力
信号をセット信号として入力し前記オア回路の出力信号
をリセット信号として入力して指定された真理値表に従
ったハイレベルの信号またはローレベルの信号または前
の論理値を保持した信号を出力するＳ−Ｒフリップフロ
ップとを備えている。[Means for Solving the Problems] A glitch noise removal circuit of the present invention includes a delay circuit that delays an input signal by a predetermined time, a NAND circuit that inputs an output signal of the delay circuit and the input signal, and a An OR circuit inputs the output signal of the delay circuit and the input signal, the output signal of the NAND circuit is input as a set signal, the output signal of the OR circuit is input as a reset signal, and the output signal is inputted according to a specified truth table. and an S-R flip-flop that outputs a high-level signal, a low-level signal, or a signal holding the previous logical value.
【０００５】[0005]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.
【０００６】図１は本発明の一実施例を示す回路図、図
２は図１の実施例のＳ−Ｒフリップフロップの真理値を
示す真理値図、図３は図１の実施例の動作を示すタイミ
ングチャートである。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a truth value diagram showing the truth value of the S-R flip-flop of the embodiment of FIG. 1, and FIG. 3 is an operation of the embodiment of FIG. 1. FIG.
【０００７】図１において、遅延回路１は、入力信号１
１を所定の時間ｔだけ遅延させて出力信号１２を出力す
る。ナンド回路２は、入力信号１１と出力信号１２とを
入力してそれらの論理積を反転させた出力信号１４を出
力する。オア回路３は、入力信号１１と出力信号１２と
を入力してそれらの論理和の出力信号１３を出力する。
Ｓ−Ｒフリップフロップ４は、ナンド回路２の出力信号
１４をセット信号として入力し、オア回路３の出力信号
１３をリセット信号として図２の真理値図に示す条件で
出力信号１５を出力する。すなわち、出力信号１５は、
出力信号１４がローレベルのときは、出力信号１３がハ
イレベルでもローレベルでもハイレベルとなり、出力信
号１４がハイレベルのときは、出力信号１３がローレベ
ルのときはローレベルとなり、出力信号１３がハイレベ
ルのときは前の論理値を保持する。In FIG. 1, a delay circuit 1 receives an input signal 1
1 by a predetermined time t and outputs an output signal 12. The NAND circuit 2 receives an input signal 11 and an output signal 12, and outputs an output signal 14 obtained by inverting their logical product. The OR circuit 3 receives an input signal 11 and an output signal 12, and outputs an output signal 13 of the logical sum thereof. The SR flip-flop 4 receives the output signal 14 of the NAND circuit 2 as a set signal, uses the output signal 13 of the OR circuit 3 as a reset signal, and outputs an output signal 15 under the conditions shown in the truth diagram of FIG. That is, the output signal 15 is
When the output signal 14 is low level, the output signal 13 is high level whether it is high level or low level; when the output signal 14 is high level, when the output signal 13 is low level, it is low level; When is high level, the previous logical value is held.
【０００８】このように構成することにより、図３に示
すように、入力信号１１に含まれている不要なグリッジ
ノイズ２１および２２は、出力信号１５から完全に除去
される。このとき除去できるグリッジノイズの幅は、遅
延回路１の遅延時間ｔ以下である。With this configuration, unnecessary glitch noises 21 and 22 contained in the input signal 11 are completely removed from the output signal 15, as shown in FIG. The width of glitch noise that can be removed at this time is equal to or less than the delay time t of the delay circuit 1.
【０００９】[0009]
【発明の効果】以上説明したように、本発明のグリッジ
ノイズ除去回路は、入力信号を所定の時間だけ遅延させ
る遅延回路と、遅延回路の出力信号と入力信号とを入力
するナンド回路およびオア回路と、ナンド回路の出力信
号をセット信号として入力しオア回路の出力信号をリセ
ット信号として入力するＳ−Ｒフリップフロップとを設
けることにより、波形の劣化を伴わずに遅延回路の遅延
時間ｔ以下の幅の不要なグリッジノイズを完全に除去で
きるという効果がある。As explained above, the glitch noise removal circuit of the present invention includes a delay circuit that delays an input signal by a predetermined time, and a NAND circuit and an OR circuit that input the output signal and input signal of the delay circuit. By providing an S-R flip-flop that inputs the output signal of the NAND circuit as a set signal and inputs the output signal of the OR circuit as a reset signal, it is possible to reduce the delay time of the delay circuit to less than t without deteriorating the waveform. This has the effect of completely removing unnecessary glitch noise.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図２】図１の実施例のＳ−Ｒフリップフロップの真理
値を示す真理値図である。FIG. 2 is a truth value diagram showing truth values of the SR flip-flop of the embodiment of FIG. 1;
【図３】図１の実施例の動作を示すタイミングチャート
である。FIG. 3 is a timing chart showing the operation of the embodiment of FIG. 1;
１ 遅延回路 ２ ナンド回路 ３ オア回路 ４ Ｓ−Ｒフリップフロップ １１ 入力信号 １２ 出力信号 １３ 出力信号 １４ 出力信号 １５ 出力信号 ２１ グリッジノイズ ２２ グリッジノイズ 1 Delay circuit 2 NAND circuit 3 OR circuit 4 S-R flip-flop 11 Input signal 12 Output signal 13 Output signal 14 Output signal 15 Output signal 21 Glitch noise 22 Glitch noise
Claims (2)
遅延回路と、前記遅延回路の出力信号と前記入力信号と
を入力するナンド回路と、前記遅延回路の出力信号と前
記入力信号とを入力するオア回路と、前記ナンド回路の
出力信号をセット信号として入力し前記オア回路の出力
信号をリセット信号として入力するＳ−Ｒフリップフロ
ップとを備えることを特徴とするグリッジノイズ除去回
路。1. A delay circuit that delays an input signal by a predetermined time; a NAND circuit that receives an output signal of the delay circuit and the input signal; and a NAND circuit that receives the output signal of the delay circuit and the input signal. 1. A glitch noise removal circuit comprising: an OR circuit; and an SR flip-flop that inputs an output signal of the NAND circuit as a set signal and inputs an output signal of the OR circuit as a reset signal.
遅延回路と、前記遅延回路の出力信号と前記入力信号と
を入力するナンド回路と、前記遅延回路の出力信号と前
記入力信号とを入力するオア回路と、前記ナンド回路の
出力信号をセット信号として入力し前記オア回路の出力
信号をリセット信号として入力して指定された真理値表
に従ったハイレベルまたはローレベルまたは前の論理値
を保持した信号を出力するＳ−Ｒフリップフロップとを
備えることを特徴とするグリッジノイズ除去回路。2. A delay circuit that delays an input signal by a predetermined time; a NAND circuit that receives an output signal of the delay circuit and the input signal; and a NAND circuit that receives the output signal of the delay circuit and the input signal. The output signal of the OR circuit and the NAND circuit is input as a set signal, and the output signal of the OR circuit is input as a reset signal to maintain the high level or low level or the previous logical value according to the specified truth table. What is claimed is: 1. A glitch noise removal circuit comprising: an S-R flip-flop that outputs a signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051909A JPH04287512A (en) | 1991-03-18 | 1991-03-18 | Glitch noise elimination circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051909A JPH04287512A (en) | 1991-03-18 | 1991-03-18 | Glitch noise elimination circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287512A true JPH04287512A (en) | 1992-10-13 |
Family
ID=12900005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3051909A Pending JPH04287512A (en) | 1991-03-18 | 1991-03-18 | Glitch noise elimination circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287512A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018963A1 (en) * | 1999-09-07 | 2001-03-15 | Lockheed Martin Corporation | Digital glitch filter |
| US6535057B2 (en) | 2000-05-29 | 2003-03-18 | Stmicroelectronics Ltd. | Programmable glitch filter |
| US11550978B2 (en) | 2018-12-17 | 2023-01-10 | Mitsubishi Electric Corporation | Circuit design assistance system and computer readable medium |
| WO2024119698A1 (en) * | 2022-12-05 | 2024-06-13 | 上海裕芯电子科技有限公司 | Enhanced jitter elimination circuit for touch switch |
-
1991
- 1991-03-18 JP JP3051909A patent/JPH04287512A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018963A1 (en) * | 1999-09-07 | 2001-03-15 | Lockheed Martin Corporation | Digital glitch filter |
| US6535057B2 (en) | 2000-05-29 | 2003-03-18 | Stmicroelectronics Ltd. | Programmable glitch filter |
| US11550978B2 (en) | 2018-12-17 | 2023-01-10 | Mitsubishi Electric Corporation | Circuit design assistance system and computer readable medium |
| WO2024119698A1 (en) * | 2022-12-05 | 2024-06-13 | 上海裕芯电子科技有限公司 | Enhanced jitter elimination circuit for touch switch |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5475922A (en) | Pulse noise limiter circuit | |
| JPH04287512A (en) | Glitch noise elimination circuit | |
| JPS5842656B2 (en) | “Lo” wave circuit | |
| JP2956309B2 (en) | Signal receiving circuit | |
| JPH06132791A (en) | Noise removing circuit | |
| JP2003163583A (en) | Asynchronous noise filter circuit | |
| JPS6010913A (en) | Noise eliminating circuit of pulse signal | |
| JPH04371016A (en) | Pulse width correcting circuit | |
| JPH0481118A (en) | Input circuit | |
| JPH03231508A (en) | Glitch elimination circuit | |
| JPH08242153A (en) | Latch circuit | |
| JPS6141220A (en) | Digital signal delay circuit | |
| KR970013725A (en) | Glitch Rejection Circuit Using Time Delay | |
| JPS5934188Y2 (en) | signal input circuit | |
| JP2970540B2 (en) | Duty correction circuit | |
| JPH02170616A (en) | Logical integrated circuit | |
| JPS5895421A (en) | Malfunction preventing device | |
| JPH0578046B2 (en) | ||
| JPS6198014A (en) | Noise pulse eliminating device | |
| JPH02179115A (en) | Digital signal processing circuit | |
| KR960004389Y1 (en) | Voice synthesis controlling circuit of msx computer and rom pack | |
| JPH01115213A (en) | Noise eliminating circuit | |
| KR100204010B1 (en) | Glitch removal circuit | |
| JPS62114320A (en) | Noise eliminating system for digital input circuit | |
| JPH0316410A (en) | Noise filter circuit |