JPH04282931A - クロック選択分配部 - Google Patents
クロック選択分配部Info
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- JPH04282931A JPH04282931A JP3045304A JP4530491A JPH04282931A JP H04282931 A JPH04282931 A JP H04282931A JP 3045304 A JP3045304 A JP 3045304A JP 4530491 A JP4530491 A JP 4530491A JP H04282931 A JPH04282931 A JP H04282931A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 230000004069 differentiation Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、同期網の同期式伝送装
置の、0系,1系よりのクロックを入力し正常な方を選
択して出力するクロック選択分配部に関する。
置の、0系,1系よりのクロックを入力し正常な方を選
択して出力するクロック選択分配部に関する。
【0002】図6は1例の同期網のクロック供給を示す
図、図7は1例のクロック供給系統図である。近年伝送
装置は、スタッフ多重伝送方式から同期多重伝送方式に
移行しつつある。この同期多重伝送方式の特徴は、網が
全て大本のマスタクロックに同期して信号が多重化され
る点であり、マスタクロックの発生元は日本国内では東
京大阪にあり、通常は東京のマスタクロックで運用され
、故障の場合は大阪のマスタクロックに切り替えるよう
にして、同期網の品質を保証している。
図、図7は1例のクロック供給系統図である。近年伝送
装置は、スタッフ多重伝送方式から同期多重伝送方式に
移行しつつある。この同期多重伝送方式の特徴は、網が
全て大本のマスタクロックに同期して信号が多重化され
る点であり、マスタクロックの発生元は日本国内では東
京大阪にあり、通常は東京のマスタクロックで運用され
、故障の場合は大阪のマスタクロックに切り替えるよう
にして、同期網の品質を保証している。
【0003】又図6の子局61は、マスタクロック供給
部63を持つ親局60の送信部66から伝送されてくる
信号から、受信部のクロック抽出部69にてクロックを
抽出し、クロック供給部64を介して装置内部に供給し
、子局62は、子局61の送信部67から伝送されてく
る信号から、受信部のクロック抽出部70にてクロック
を抽出し、クロック供給部65を介して装置内部に供給
し、各装置はこのクロックに同期した動作をする。
部63を持つ親局60の送信部66から伝送されてくる
信号から、受信部のクロック抽出部69にてクロックを
抽出し、クロック供給部64を介して装置内部に供給し
、子局62は、子局61の送信部67から伝送されてく
る信号から、受信部のクロック抽出部70にてクロック
を抽出し、クロック供給部65を介して装置内部に供給
し、各装置はこのクロックに同期した動作をする。
【0004】従って、クロック供給部64,65からの
クロック供給が絶たれた場合は、装置内部はクロックが
なくなり動作が停止してしまう。その為図7に示す如く
、クロック供給は0系,1系のクロック供給部80,8
1よりの2系統のクロックを用い、クロック受信部82
,83で受信し、夫々のクロックをクロック選択分配部
84,85に送信し、クロック選択分配部84,85に
て選択させ、片系が故障しても他系のクロックを装置内
部に供給して信頼性を向上するようにしている。
クロック供給が絶たれた場合は、装置内部はクロックが
なくなり動作が停止してしまう。その為図7に示す如く
、クロック供給は0系,1系のクロック供給部80,8
1よりの2系統のクロックを用い、クロック受信部82
,83で受信し、夫々のクロックをクロック選択分配部
84,85に送信し、クロック選択分配部84,85に
て選択させ、片系が故障しても他系のクロックを装置内
部に供給して信頼性を向上するようにしている。
【0005】図7のクロック受信部82,83,クロッ
ク選択分配部84、85は装置の心臓部である為に、一
般的に、夫々独立したパネル等で構成され故障の時は交
換が可能のようにコネクタで接続されている。
ク選択分配部84、85は装置の心臓部である為に、一
般的に、夫々独立したパネル等で構成され故障の時は交
換が可能のようにコネクタで接続されている。
【0006】
【従来の技術】図4は従来例のクロック受信部とクロッ
ク選択分配部のブロック図、図5は図4の各部のタイム
チャートで、(A)はクロック受信部を抜いた時抜けた
ことを示す未実装情報よりクロックが後から断になる場
合で、(B)はクロック受信部を抜いた時未実装情報よ
り先にクロックが断になる場合を示し、(A)(B)の
a〜gは図4のa〜g点に対応している。
ク選択分配部のブロック図、図5は図4の各部のタイム
チャートで、(A)はクロック受信部を抜いた時抜けた
ことを示す未実装情報よりクロックが後から断になる場
合で、(B)はクロック受信部を抜いた時未実装情報よ
り先にクロックが断になる場合を示し、(A)(B)の
a〜gは図4のa〜g点に対応している。
【0007】図4において、0系,1系のクロックを受
信して出力するクロック受信部40,41は同じ構成で
あるので、クロック受信部40を用いて説明する。クロ
ック受信部40,41は、クロック選択分配部42にコ
ネクタで接続されており、b点,d点は図5(A)(B
)のb,dに示す如くLレベルであり、例えばクロック
受信部40が引き抜かれると、図5(A)(B)のbに
示す如くHレベルになる。
信して出力するクロック受信部40,41は同じ構成で
あるので、クロック受信部40を用いて説明する。クロ
ック受信部40,41は、クロック選択分配部42にコ
ネクタで接続されており、b点,d点は図5(A)(B
)のb,dに示す如くLレベルであり、例えばクロック
受信部40が引き抜かれると、図5(A)(B)のbに
示す如くHレベルになる。
【0008】又コネクタは、例えばクロック受信部40
を引き抜くと、通常は、抜けていない抜けたの、実装,
未実装を示すb点側のピンが先に抜け、a点のクロック
供給側のピンは後で抜けるようになっている。
を引き抜くと、通常は、抜けていない抜けたの、実装,
未実装を示すb点側のピンが先に抜け、a点のクロック
供給側のピンは後で抜けるようになっている。
【0009】又クロック受信部40の断検出部43はク
ロックの断を検出すると出力を、通常はアースレベルで
あるものをオープンレベルにするものである。クロック
選択分配部42のセレクタ47,48にはクロック受信
部40,41より0系,1系のクロックが供給されてお
り、フリップフロップ(以下FFと称す)49のリセッ
ト端子,セット端子には、通常は図5(A)(B)のb
,dに示すLレベルがノット回路51,52にて反転さ
れたHレベルが供給されており、出力Qよりは図5(A
)(B)のeに示すHレベルが出力し、FF50に入力
している。
ロックの断を検出すると出力を、通常はアースレベルで
あるものをオープンレベルにするものである。クロック
選択分配部42のセレクタ47,48にはクロック受信
部40,41より0系,1系のクロックが供給されてお
り、フリップフロップ(以下FFと称す)49のリセッ
ト端子,セット端子には、通常は図5(A)(B)のb
,dに示すLレベルがノット回路51,52にて反転さ
れたHレベルが供給されており、出力Qよりは図5(A
)(B)のeに示すHレベルが出力し、FF50に入力
している。
【0010】そしてFF50の出力Qよりは図5(A)
(B)のfに示す如きHレベルが出力してセレクタ47
に入力し0系クロックを選択させ、図5(A)(B)の
gに示す如く出力させ、又FF50の反転出力*Qより
はLレベルを出力させてセレクタ48に入力し1系クロ
ックを選択してFF50のクロック端子に入力するよう
にしている。
(B)のfに示す如きHレベルが出力してセレクタ47
に入力し0系クロックを選択させ、図5(A)(B)の
gに示す如く出力させ、又FF50の反転出力*Qより
はLレベルを出力させてセレクタ48に入力し1系クロ
ックを選択してFF50のクロック端子に入力するよう
にしている。
【0011】そこで例えば、クロック受信部40を誤っ
て引き抜くとb点のレベルは図5(A)(B)のbに示
す如くHレベルとなり、FF49の出力Qのレベルは図
5(A)(B)のeに示す如くLレベルとなりFF50
の出力Qは図5(A)(B)のfに示す如く、図5(A
)(B)のcに示す1系のクロックの立ち上がり点でL
レベルとなり、FF50の反転出力*QはHレベルとな
り、セレクタ47では1系のクロックを選択し、図5(
A)(B)のgに示す如きクロックを出力しセレクタ4
8では0系のクロックを選択する。
て引き抜くとb点のレベルは図5(A)(B)のbに示
す如くHレベルとなり、FF49の出力Qのレベルは図
5(A)(B)のeに示す如くLレベルとなりFF50
の出力Qは図5(A)(B)のfに示す如く、図5(A
)(B)のcに示す1系のクロックの立ち上がり点でL
レベルとなり、FF50の反転出力*QはHレベルとな
り、セレクタ47では1系のクロックを選択し、図5(
A)(B)のgに示す如きクロックを出力しセレクタ4
8では0系のクロックを選択する。
【0012】ここでクロック受信部40を引き抜いた場
合、実装,未実装を示すb点のピンが先に抜けてレベル
が図5(A)bに示す如くHレベルになり、次にa点の
ピンが抜けて図5(A)aに示す如くクロック断になる
と、切り替え出力は図5(A)gに示す如くクロックの
歯抜けはなく切り替えられる。
合、実装,未実装を示すb点のピンが先に抜けてレベル
が図5(A)bに示す如くHレベルになり、次にa点の
ピンが抜けて図5(A)aに示す如くクロック断になる
と、切り替え出力は図5(A)gに示す如くクロックの
歯抜けはなく切り替えられる。
【0013】又、クロック受信部40,41を引き抜か
ずに、例えば0系のクロックが断になると、断検出部4
3の出力はオープンとなりEXーOR(排他的論理和回
路)45の出力はHレベルになり、図5(A)(B)の
bに示すレベル変化とクロック断とは同一時点となりク
ロックの歯抜けはなく切り替えられる。
ずに、例えば0系のクロックが断になると、断検出部4
3の出力はオープンとなりEXーOR(排他的論理和回
路)45の出力はHレベルになり、図5(A)(B)の
bに示すレベル変化とクロック断とは同一時点となりク
ロックの歯抜けはなく切り替えられる。
【0014】尚図4のR3〜R6はブルアップ用抵抗で
、44は断検出部、46はEXーORである。
、44は断検出部、46はEXーORである。
【0015】
【発明が解決しようとする課題】しかしながら、クロッ
ク受信部を引き抜く時のコネクタの角度によっては、a
点のピンが先でb点のビンが後で抜けることがあり、こ
の時は、図5(B)のa,bに示す如く、b点のレベル
がHレベルになる前にa点のクロックは断となり、出力
は図5(B)gに示す如くクロックが歯抜けになり、主
信号のデータにエラーを発生する問題点がある。
ク受信部を引き抜く時のコネクタの角度によっては、a
点のピンが先でb点のビンが後で抜けることがあり、こ
の時は、図5(B)のa,bに示す如く、b点のレベル
がHレベルになる前にa点のクロックは断となり、出力
は図5(B)gに示す如くクロックが歯抜けになり、主
信号のデータにエラーを発生する問題点がある。
【0016】本発明は、コネクタよりクロック受信部を
角度をもつて引き抜いた時及びクロック断の時もクロッ
クの歯抜けを生じなく切り替えることが出来るクロック
選択分配部の提供を目的としている。
角度をもつて引き抜いた時及びクロック断の時もクロッ
クの歯抜けを生じなく切り替えることが出来るクロック
選択分配部の提供を目的としている。
【0017】
【課題を解決するための手段】図1は本発明の原理ブロ
ック図である。図1に示す如く、0系,1系よりクロッ
クを入力し、何れかを選択し、選択している方のクロッ
クが断になると他方のクロックを選択して出力するクロ
ック選択分配部において、該0系のクロックは第1のア
ンド回路1を介してクロック出力用オア回路3に入力し
、該1系のクロックは第2のアンド回路2を介して該ク
ロック出力用オア回路3に入力し、又該第1,第2のア
ンド回路1,2にはFF4の出力,反転出力を夫々入力
させておき、且つ該0系,1系よりクロックを入力し相
互に監視させ、該0系のクロックが断になると、該FF
4のリセット端子に入力する第1のトリガ信号のレベル
をクロックの1/2周期以下で反転し、該1系のクロッ
クが断になると、該FF4のセット端子に入力する第2
のトリガ信号のレベルをクロックの1/2周期以下で反
転する断検出・レベル変換手段5を設ける。
ック図である。図1に示す如く、0系,1系よりクロッ
クを入力し、何れかを選択し、選択している方のクロッ
クが断になると他方のクロックを選択して出力するクロ
ック選択分配部において、該0系のクロックは第1のア
ンド回路1を介してクロック出力用オア回路3に入力し
、該1系のクロックは第2のアンド回路2を介して該ク
ロック出力用オア回路3に入力し、又該第1,第2のア
ンド回路1,2にはFF4の出力,反転出力を夫々入力
させておき、且つ該0系,1系よりクロックを入力し相
互に監視させ、該0系のクロックが断になると、該FF
4のリセット端子に入力する第1のトリガ信号のレベル
をクロックの1/2周期以下で反転し、該1系のクロッ
クが断になると、該FF4のセット端子に入力する第2
のトリガ信号のレベルをクロックの1/2周期以下で反
転する断検出・レベル変換手段5を設ける。
【0018】
【作用】本発明によれば、例えば、FF4の出力Qより
はHレベルが出力され、反転出力*QよりはLレベルが
出力され、アンド回路1より0系のクロックがオア回路
3を介して出力し、アンド回路2では出力を禁止してい
たとする。
はHレベルが出力され、反転出力*QよりはLレベルが
出力され、アンド回路1より0系のクロックがオア回路
3を介して出力し、アンド回路2では出力を禁止してい
たとする。
【0019】そして、クロック受信部の引き抜きで例え
ば0系のクロックが断になるか又は0系のクロックが断
になると、断検出・レベル変換手段5の0系のクロック
を監視している1系のクロックにより、クロックの1/
2周期以内に、FF4のリセット端子に入力している第
1のトリガ信号のレベルを反転して、出力QをLレベル
,反転出力*QをHレベルとし、アンド回路1を出力禁
止状態にし、アンド回路2より1系のクロックを出力す
るようにし、オア回路3を介して1系のクロックを出力
する。
ば0系のクロックが断になるか又は0系のクロックが断
になると、断検出・レベル変換手段5の0系のクロック
を監視している1系のクロックにより、クロックの1/
2周期以内に、FF4のリセット端子に入力している第
1のトリガ信号のレベルを反転して、出力QをLレベル
,反転出力*QをHレベルとし、アンド回路1を出力禁
止状態にし、アンド回路2より1系のクロックを出力す
るようにし、オア回路3を介して1系のクロックを出力
する。
【0020】即ち、0系のクロック断より、クロックの
1/2周期以内に、1系のクロックに切り替わるので、
クロック受信部の引き抜きでクロックが断になるか又は
クロックが断になっても、クロックの歯抜けを生ずるこ
となく切り替えることが出来る。
1/2周期以内に、1系のクロックに切り替わるので、
クロック受信部の引き抜きでクロックが断になるか又は
クロックが断になっても、クロックの歯抜けを生ずるこ
となく切り替えることが出来る。
【0021】尚、この場合のクロック受信部とクロック
選択分配部間のコネクタは、実装,未実装用のピンは使
用しないので、ピンの長さは同じ通常のものでよく、ク
ロック受信部はクロックを受信して出力するものでよい
。
選択分配部間のコネクタは、実装,未実装用のピンは使
用しないので、ピンの長さは同じ通常のものでよく、ク
ロック受信部はクロックを受信して出力するものでよい
。
【0022】
【実施例】図2は本発明の実施例のクロック選択分配部
のブロック図、図3は図2の各部のタイムチャートで、
a〜rは図2のa〜r点に対応している。
のブロック図、図3は図2の各部のタイムチャートで、
a〜rは図2のa〜r点に対応している。
【0023】図2のR1,R2はプルアップ用抵抗で、
FF12〜17の入力には固定的にHレベルが入力して
いる。又クロック受信部82、83は、0系,1系のク
ロックを夫々受信して出力するものであり、バッフア1
0を通った図3aに示す0系クロックはアンド回路1及
びFF12,15のクロック端子に供給され又ノット回
路20,遅延回路DLY3,微分回路26を通り、図3
eに示す如きパルスとなり、FF13のリセット端子に
供給され、又ノット回路21,遅延回路DLY4,DL
Y5,微分回路27を通り、図3iに示す如きパルスと
なり、FF14のリセット端子に供給されている。
FF12〜17の入力には固定的にHレベルが入力して
いる。又クロック受信部82、83は、0系,1系のク
ロックを夫々受信して出力するものであり、バッフア1
0を通った図3aに示す0系クロックはアンド回路1及
びFF12,15のクロック端子に供給され又ノット回
路20,遅延回路DLY3,微分回路26を通り、図3
eに示す如きパルスとなり、FF13のリセット端子に
供給され、又ノット回路21,遅延回路DLY4,DL
Y5,微分回路27を通り、図3iに示す如きパルスと
なり、FF14のリセット端子に供給されている。
【0024】又バッフア11を通った図3bに示す1系
クロックはアンド回路2及びFF13,15のクロック
端子に供給され又ノット回路22,遅延回路DLY6,
微分回路28を通り、図3kに示す如きパルスとなり、
FF15のリセット端子に供給され、又ノット回路19
,遅延回路DLY1,DLY2,微分回路26を通り、
図3cに示す如きパルスとなり、FF12のリセット端
子に供給されている。
クロックはアンド回路2及びFF13,15のクロック
端子に供給され又ノット回路22,遅延回路DLY6,
微分回路28を通り、図3kに示す如きパルスとなり、
FF15のリセット端子に供給され、又ノット回路19
,遅延回路DLY1,DLY2,微分回路26を通り、
図3cに示す如きパルスとなり、FF12のリセット端
子に供給されている。
【0025】この場合遅延回路による遅延量は次の如く
してある。 DLY1+DLY2=DLY4+DLY5<クロックの
1/2周期 DLY3=DLY6 DLY1+DLY2>DLY3
DLY4+DLY5>DLY6 正常な場合は、FF12の出力は図3dに示す如く、図
3cで示す微分回路25のパルスでリセットされてLレ
ベルになり、又図3aに示す0系のクロックの立ち上が
りでHレベルとなり、FF16のクロック端子に供給さ
れ、FF16の出力は図3hに示す如くHレベルで、F
F4のリセット端子に入力している。
してある。 DLY1+DLY2=DLY4+DLY5<クロックの
1/2周期 DLY3=DLY6 DLY1+DLY2>DLY3
DLY4+DLY5>DLY6 正常な場合は、FF12の出力は図3dに示す如く、図
3cで示す微分回路25のパルスでリセットされてLレ
ベルになり、又図3aに示す0系のクロックの立ち上が
りでHレベルとなり、FF16のクロック端子に供給さ
れ、FF16の出力は図3hに示す如くHレベルで、F
F4のリセット端子に入力している。
【0026】一方FF14の出力は図3jに示す如く、
図3iで示す微分回路27のパルスでリセットされてL
レベルになり、又図3bに示す1系のクロックの立ち上
がりでHレベルとなり、FF17のクロック端子に供給
され、FF17の出力は図3nに示す如くHレベルで、
FF4のセット端子に入力している。
図3iで示す微分回路27のパルスでリセットされてL
レベルになり、又図3bに示す1系のクロックの立ち上
がりでHレベルとなり、FF17のクロック端子に供給
され、FF17の出力は図3nに示す如くHレベルで、
FF4のセット端子に入力している。
【0027】従ってFF4の出力Qは図3oに示す如く
Hレベルでアンド回路1に入力し、図3pに示す如く0
系のクロックを出力し、オア回路3を介して図3rに示
す如く出力している。
Hレベルでアンド回路1に入力し、図3pに示す如く0
系のクロックを出力し、オア回路3を介して図3rに示
す如く出力している。
【0028】一方、FF4の反転出力*QはLレベルで
アンド回路2に入力し、図3qに示す如く1系のクロッ
クの出力を禁止している。尚微分回路25の図3cに示
すパルスはノット回路23で反転されナンド回路29に
入力し、又FF13の出力は、図3fに示す如く、微分
回路26の図3eに示すパルスでリセットされてLレベ
ルになり、1系のクロックの立ち上がりでHレベルにな
りナンド回路29に供給され、ナンド回路29の出力は
図3gに示す如くHレベルになっている。
アンド回路2に入力し、図3qに示す如く1系のクロッ
クの出力を禁止している。尚微分回路25の図3cに示
すパルスはノット回路23で反転されナンド回路29に
入力し、又FF13の出力は、図3fに示す如く、微分
回路26の図3eに示すパルスでリセットされてLレベ
ルになり、1系のクロックの立ち上がりでHレベルにな
りナンド回路29に供給され、ナンド回路29の出力は
図3gに示す如くHレベルになっている。
【0029】又微分回路27の図3iに示すパルスはノ
ット回路24で反転されナンド回路30に入力し、又F
F15の出力は、図3lに示す如く、微分回路28の図
3kに示すパルスでリセットされてLレベルになり、0
系のクロックの立ち上がりでHレベルになりナンド回路
30に供給され、ナンド回路30の出力は図3mに示す
如くHレベルになっている。
ット回路24で反転されナンド回路30に入力し、又F
F15の出力は、図3lに示す如く、微分回路28の図
3kに示すパルスでリセットされてLレベルになり、0
系のクロックの立ち上がりでHレベルになりナンド回路
30に供給され、ナンド回路30の出力は図3mに示す
如くHレベルになっている。
【0030】そこで、例えば、図3aの断の時点で、0
系クロックが断になると、微分回路26の出力は図3e
に示す如くHレベルの儘となり、FF13の出力を図3
fに示す如くHレベルの儘とし、ナンド回路29よりは
図3gに示す如く微分回路25のパルスを出力し、FF
16をリセットして出力を図3hに示す如くLレベルと
する。
系クロックが断になると、微分回路26の出力は図3e
に示す如くHレベルの儘となり、FF13の出力を図3
fに示す如くHレベルの儘とし、ナンド回路29よりは
図3gに示す如く微分回路25のパルスを出力し、FF
16をリセットして出力を図3hに示す如くLレベルと
する。
【0031】又微分回路27の出力は図3iに示す如く
Hレベルの儘となり、FF14の出力を図3jに示す如
くHレベルの儘とする。又FF15のクロック端子には
クロックが入力しなくなるので、出力Qは図3lに示す
如くLレベルの儘となりナンド回路30に与えられナン
ド回路30の出力は図3mに示す如くHレベルの儘で、
FF17の出力も図3nに示す如くHレベルの儘である
。
Hレベルの儘となり、FF14の出力を図3jに示す如
くHレベルの儘とする。又FF15のクロック端子には
クロックが入力しなくなるので、出力Qは図3lに示す
如くLレベルの儘となりナンド回路30に与えられナン
ド回路30の出力は図3mに示す如くHレベルの儘で、
FF17の出力も図3nに示す如くHレベルの儘である
。
【0032】よって、FF4の出力Qは図3oに示す如
くLレベルとなり、反転出力*QはHレベルとなり、ア
ンド回路1では図3pに示す如く出力を禁止し、アンド
回路2では図3qに示す如く1系のクロックを出力し、
オア回路3を介して図3rに示す如く歯抜けのない切り
替えクロックを出力する。
くLレベルとなり、反転出力*QはHレベルとなり、ア
ンド回路1では図3pに示す如く出力を禁止し、アンド
回路2では図3qに示す如く1系のクロックを出力し、
オア回路3を介して図3rに示す如く歯抜けのない切り
替えクロックを出力する。
【0033】即ち、クロック受信部をコネクタより角度
をもつて引き抜いた時でも実装,未実装用のピンを使用
しないので0系のクロック断と同じく、0系のクロック
が断となってから、遅延回路DLY1+DLY2の遅延
の、クロックの1/2周期以下で1系のクロックに切り
替わるので、歯抜けなく切り替わり出力される。
をもつて引き抜いた時でも実装,未実装用のピンを使用
しないので0系のクロック断と同じく、0系のクロック
が断となってから、遅延回路DLY1+DLY2の遅延
の、クロックの1/2周期以下で1系のクロックに切り
替わるので、歯抜けなく切り替わり出力される。
【0034】
【発明の効果】以上詳細に説明せる如く本発明によれば
、クロック受信部をコネクタより角度をもつて引き抜い
た時でも、クロック断の時と同じく、クロック断となっ
てからクロックの1/2周期以下で他系のクロックに切
り替わるのでクロックの歯抜けを生じなく切り替えるこ
とが出来る効果がある。
、クロック受信部をコネクタより角度をもつて引き抜い
た時でも、クロック断の時と同じく、クロック断となっ
てからクロックの1/2周期以下で他系のクロックに切
り替わるのでクロックの歯抜けを生じなく切り替えるこ
とが出来る効果がある。
【図1】は本発明の原理ブロック図、
【図2】は本発明の実施例のクロック選択分配部のブロ
ック図、
ック図、
【図3】は図2の各部のタイムチャート、
【図4】従来
例のクロック受信部とクロック選択分配部のブロック図
、
例のクロック受信部とクロック選択分配部のブロック図
、
【図5】は図4の各部のタイムチャート、
【図6】は1
例の同期網のクロック供給を示す図、
例の同期網のクロック供給を示す図、
【図7】は1例の
クロック供給系統図である。
クロック供給系統図である。
1,2はアンド回路、3はオア回路、4,12〜17,
49,50はフリップフロップ、5は断検出・レベル変
換手段、10,11はバッフア、19〜24,51,5
2はノット回路、25〜28は微分回路、29,30は
ナンド回路、40,41,82,83はクロック受信部
、43,44は断検出部、45,46は排他的論理和回
路、47,48はセレクタ、60は親局、61,62は
子局、63はマスタクロック供給部、64、65はクロ
ック供給部、66,67,68は送信部、69,70は
クロック抽出部、80,81はクロック供給部、84,
85はクロック選択分配部を示す。
49,50はフリップフロップ、5は断検出・レベル変
換手段、10,11はバッフア、19〜24,51,5
2はノット回路、25〜28は微分回路、29,30は
ナンド回路、40,41,82,83はクロック受信部
、43,44は断検出部、45,46は排他的論理和回
路、47,48はセレクタ、60は親局、61,62は
子局、63はマスタクロック供給部、64、65はクロ
ック供給部、66,67,68は送信部、69,70は
クロック抽出部、80,81はクロック供給部、84,
85はクロック選択分配部を示す。
Claims (1)
- 【請求項1】 0系,1系よりクロックを入力し、何
れかを選択し、選択している方のクロックが断になると
他方のクロックを選択して出力するクロック選択分配部
において、該0系のクロックは第1のアンド回路(1)
を介してクロック出力用オア回路(3)に入力し、該1
系のクロックは第2のアンド回路(2)を介して該クロ
ック出力用オア回路(3)に入力し、又該第1,第2の
アンド回路(1,2)にはフリップフロップ(4)の出
力,反転出力を夫々入力させておき、且つ該0系,1系
よりクロックを入力し相互に監視させ、該0系のクロッ
クが断になると、該フリップフロップ(4)のリセット
端子に入力する第1のトリガ信号のレベルをクロックの
1/2周期以下で反転し、該1系のクロックが断になる
と、該フリップフロップ(4)のセット端子に入力する
第2のトリガ信号のレベルをクロックの1/2周期以下
で反転する断検出・レベル変換手段(5)を設けたこと
を特徴とするクロック選択分配部。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3045304A JPH04282931A (ja) | 1991-03-12 | 1991-03-12 | クロック選択分配部 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3045304A JPH04282931A (ja) | 1991-03-12 | 1991-03-12 | クロック選択分配部 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04282931A true JPH04282931A (ja) | 1992-10-08 |
Family
ID=12715583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3045304A Withdrawn JPH04282931A (ja) | 1991-03-12 | 1991-03-12 | クロック選択分配部 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04282931A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009017071A (ja) * | 2007-07-03 | 2009-01-22 | Fujitsu Telecom Networks Ltd | 従属同期クロック信号生成装置 |
-
1991
- 1991-03-12 JP JP3045304A patent/JPH04282931A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009017071A (ja) * | 2007-07-03 | 2009-01-22 | Fujitsu Telecom Networks Ltd | 従属同期クロック信号生成装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |