JPH04265012A - パワー・オン・リセット回路 - Google Patents
パワー・オン・リセット回路Info
- Publication number
- JPH04265012A JPH04265012A JP4565691A JP4565691A JPH04265012A JP H04265012 A JPH04265012 A JP H04265012A JP 4565691 A JP4565691 A JP 4565691A JP 4565691 A JP4565691 A JP 4565691A JP H04265012 A JPH04265012 A JP H04265012A
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- voltage
- pulse
- power supply
- pulse width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 238000001514 detection method Methods 0.000 abstract description 6
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はマイクロプロセッサ等
の電源投入時に内部回路をリセットするためのリセット
パルスを発生するパワー・オン・リセット回路に関する
ものである。
の電源投入時に内部回路をリセットするためのリセット
パルスを発生するパワー・オン・リセット回路に関する
ものである。
【０００２】
【従来の技術】図３は従来のパワー・オン・リセット回
路を示す構成図であり、１は５Ｖの電源電圧Ｖを得る電
源、２は一端に電源電圧Ｖが加えられた第１の抵抗とし
ての充電用の抵抗で、第１の抵抗値Ｒ１を有する。３は
抵抗２と直列接続された第２の抵抗としての放電用の抵
抗で、第２の抵抗値Ｒ２を有する。４は抵抗３と並列接
続されたコンデンサで、容量Ｃを有する。５は電源電圧
Ｖから抵抗６を介して所定の基準電圧ＶＳを作るための
ツェナーダイオード、７は抵抗２，３の接続点の電圧Ｖ
１と基準電圧ＶＳとを比較し、Ｖ１≧ＶＳのとき「Ｌ」
（低レベル）の信号を出力するコンパレータ、８はコン
パレータ７の出力パルス９の立上りでトリガされること
により、所定のパルス幅Ｔを有するリセットパルス１０
を出力するモノマルチバイブレータである。
路を示す構成図であり、１は５Ｖの電源電圧Ｖを得る電
源、２は一端に電源電圧Ｖが加えられた第１の抵抗とし
ての充電用の抵抗で、第１の抵抗値Ｒ１を有する。３は
抵抗２と直列接続された第２の抵抗としての放電用の抵
抗で、第２の抵抗値Ｒ２を有する。４は抵抗３と並列接
続されたコンデンサで、容量Ｃを有する。５は電源電圧
Ｖから抵抗６を介して所定の基準電圧ＶＳを作るための
ツェナーダイオード、７は抵抗２，３の接続点の電圧Ｖ
１と基準電圧ＶＳとを比較し、Ｖ１≧ＶＳのとき「Ｌ」
（低レベル）の信号を出力するコンパレータ、８はコン
パレータ７の出力パルス９の立上りでトリガされること
により、所定のパルス幅Ｔを有するリセットパルス１０
を出力するモノマルチバイブレータである。
【０００３】図５は図３の回路素子の一部をＩＣ回路１
１に組込んだ場合を示し、コンデンサ４、抵抗１２及び
コンデンサ１３がＩＣ回路１１に外付けされている。
１に組込んだ場合を示し、コンデンサ４、抵抗１２及び
コンデンサ１３がＩＣ回路１１に外付けされている。
【０００４】次に動作について図４にタイミングチャー
トと共に説明する。図４において、ｔ１時点で５Ｖの電
源電圧Ｖが加えられると、コンパレータ７の出力が「Ｈ
」（高レベル）に立上ると共に、抵抗２を通じてコンデ
ンサ４が充電され、電圧Ｖ１が上昇する。この電圧が充
電時定数ＣＲ１で定められる時間Ｔ１後に基準電圧ＶＳ
に達すると、コンパレータ７の出力が「Ｌ」になり、結
果としてこのコンパレータ７からはパルス幅Ｔ１を有す
る出力パルス９が得られる。この出力パルス９の立上り
でモノマルチバイブレータ８がトリガされることにより
、このモノマルチバイブレータ８より所定のパルス幅Ｔ
を有するリセットパルス１０が得られる。
トと共に説明する。図４において、ｔ１時点で５Ｖの電
源電圧Ｖが加えられると、コンパレータ７の出力が「Ｈ
」（高レベル）に立上ると共に、抵抗２を通じてコンデ
ンサ４が充電され、電圧Ｖ１が上昇する。この電圧が充
電時定数ＣＲ１で定められる時間Ｔ１後に基準電圧ＶＳ
に達すると、コンパレータ７の出力が「Ｌ」になり、結
果としてこのコンパレータ７からはパルス幅Ｔ１を有す
る出力パルス９が得られる。この出力パルス９の立上り
でモノマルチバイブレータ８がトリガされることにより
、このモノマルチバイブレータ８より所定のパルス幅Ｔ
を有するリセットパルス１０が得られる。
【０００５】次に、ｔ２時点からｔ３時点までの時間Ｔ
２に電源電圧Ｖが瞬時停電すると、コンデンサ４は抵抗
３を通じて放電時定数ＣＲ２で放電し、電圧Ｖ１はゼロ
となる。電源電圧Ｖが５Ｖに復帰すると、再びコンデン
サ４が充電されて電圧Ｖ１が上昇し、上述と同様の動作
が行われることにより、リセットパルス１０が得られる
。なお、基準電圧ＶＳは、 ＶＳ≦Ｖ×Ｒ２／Ｒ１＋Ｒ２ …………（１
）に選ばれている。
２に電源電圧Ｖが瞬時停電すると、コンデンサ４は抵抗
３を通じて放電時定数ＣＲ２で放電し、電圧Ｖ１はゼロ
となる。電源電圧Ｖが５Ｖに復帰すると、再びコンデン
サ４が充電されて電圧Ｖ１が上昇し、上述と同様の動作
が行われることにより、リセットパルス１０が得られる
。なお、基準電圧ＶＳは、 ＶＳ≦Ｖ×Ｒ２／Ｒ１＋Ｒ２ …………（１
）に選ばれている。
【０００６】従来のパワー・オン・リセット回路は、以
上のように、基本的にはＣＲ１及びＣＲ２の時定数でリ
セットパルス幅Ｔ及び瞬停応答速度が決定される。また
、電圧Ｖ１を得るための抵抗２，３による分圧抵抗比は
ツェナーダイオード５の精度により制限される。このた
め、サージ等による短時間の電源異常でリセットパルス
１０を発生させるためには、放電時定数ＣＲ２を小さく
する必要がある。若し、図３におけるコンパレータ７の
出力パルス９（パルス幅Ｔ１）をリセットパルスとして
用いる場合は、リセットパルス幅をＴ１、瞬停応答時間
をＴ２とすると、Ｔ１＝ＣＲ１，Ｔ２＝ＣＲ２となる。 ここで、必要なリセットパルス幅を１ｍｓ、瞬停応答時
間を２００μｓとすると、Ｒ１＝５Ｒ２となる。 従っ
て、上記のように放電時定数ＣＲ２を小さくすると、充
電時定数ＣＲ１も小さくなり、従ってパルス幅Ｔ１が小
さくなり、リセットパルスとして充分なパルス幅となら
ない。 このため、従来はコンパレータ７の後段にモノマルチバ
イブレータ８を設けて、上記出力パルス９のパルス幅Ｔ
１をリセットパルス幅Ｔに拡げるようにしている。
上のように、基本的にはＣＲ１及びＣＲ２の時定数でリ
セットパルス幅Ｔ及び瞬停応答速度が決定される。また
、電圧Ｖ１を得るための抵抗２，３による分圧抵抗比は
ツェナーダイオード５の精度により制限される。このた
め、サージ等による短時間の電源異常でリセットパルス
１０を発生させるためには、放電時定数ＣＲ２を小さく
する必要がある。若し、図３におけるコンパレータ７の
出力パルス９（パルス幅Ｔ１）をリセットパルスとして
用いる場合は、リセットパルス幅をＴ１、瞬停応答時間
をＴ２とすると、Ｔ１＝ＣＲ１，Ｔ２＝ＣＲ２となる。 ここで、必要なリセットパルス幅を１ｍｓ、瞬停応答時
間を２００μｓとすると、Ｒ１＝５Ｒ２となる。 従っ
て、上記のように放電時定数ＣＲ２を小さくすると、充
電時定数ＣＲ１も小さくなり、従ってパルス幅Ｔ１が小
さくなり、リセットパルスとして充分なパルス幅となら
ない。 このため、従来はコンパレータ７の後段にモノマルチバ
イブレータ８を設けて、上記出力パルス９のパルス幅Ｔ
１をリセットパルス幅Ｔに拡げるようにしている。
【０００７】
【発明が解決しようとする課題】従来のパワー・オン・
リセット回路は以上のように構成されているので、充分
なパルス幅を有するリセットパルス１０を得るためにモ
ノマルチバイブレータ８を設ける必要がある。また基準
電圧ＶＳを決定するツェナーダイオード５は一般に表１
に例示するように、高電圧になるほど精度が良くなる。
リセット回路は以上のように構成されているので、充分
なパルス幅を有するリセットパルス１０を得るためにモ
ノマルチバイブレータ８を設ける必要がある。また基準
電圧ＶＳを決定するツェナーダイオード５は一般に表１
に例示するように、高電圧になるほど精度が良くなる。
【０００８】
【表１】
【０００９】従って、抵抗２，３の抵抗値を例えばＲ１
＝５Ｒ２の関係に選んだ場合は、基準電圧ＶＳは前記（
１）式よりＶＳ＝０．８３Ｖと１Ｖ以下の大きさとなる
。このためコンパレータ７における検出精度が低下し、
リセットパルス１０のパルス幅Ｔにばらつきが生じる等
の問題があった。この発明は上記のような課題を解消す
るためになされたもので、コンパレータの検出精度の高
い、かつコンパレータの出力パルスのパルス幅を拡げて
リセットパルスとして用いることのできるパワー・オン
・リセット回路を得ることを目的とする。
＝５Ｒ２の関係に選んだ場合は、基準電圧ＶＳは前記（
１）式よりＶＳ＝０．８３Ｖと１Ｖ以下の大きさとなる
。このためコンパレータ７における検出精度が低下し、
リセットパルス１０のパルス幅Ｔにばらつきが生じる等
の問題があった。この発明は上記のような課題を解消す
るためになされたもので、コンパレータの検出精度の高
い、かつコンパレータの出力パルスのパルス幅を拡げて
リセットパルスとして用いることのできるパワー・オン
・リセット回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るパワー・
オン・リセット回路は、電源電圧Ｖを１２Ｖ以上にした
ものである。
オン・リセット回路は、電源電圧Ｖを１２Ｖ以上にした
ものである。
【００１１】
【作用】この発明におけるパワー・オン・リセット回路
は、１２Ｖ以上の電源電圧Ｖを用いることにより、基準
電圧ＶＳを高くすることができ、これによってコンパレ
ータの検出精度が向上すると共に、その出力パルスのパ
ルス幅も長くなり、そのままリセットパルスとして用い
ることができる。
は、１２Ｖ以上の電源電圧Ｖを用いることにより、基準
電圧ＶＳを高くすることができ、これによってコンパレ
ータの検出精度が向上すると共に、その出力パルスのパ
ルス幅も長くなり、そのままリセットパルスとして用い
ることができる。
【００１２】
【実施例】図１においては、図３と対応する部分には同
一符号を付して説明を省略する。図１においては、電源
電圧Ｖとして１２Ｖを用いており、また、図３のモノマ
ルチバイブレータ８が省略されて、コンパレータ７の出
力パルスをリセットパルス１０として用いるようにして
いる。
一符号を付して説明を省略する。図１においては、電源
電圧Ｖとして１２Ｖを用いており、また、図３のモノマ
ルチバイブレータ８が省略されて、コンパレータ７の出
力パルスをリセットパルス１０として用いるようにして
いる。
【００１３】次に動作について説明する。抵抗２，３の
抵抗値をＲ１＝５Ｒ１の関係に選んだ場合、電源電圧Ｖ
を１２Ｖとしたことによって、基準電圧ＶＳは前記（１
）式より、ＶＳ＝２Ｖと従来より高くすることができる
。 このためツェナーダイオード５に精度の高いものを用い
ることができ、従って、コンパレータ７の検出精度を向
上させることができる。
抵抗値をＲ１＝５Ｒ１の関係に選んだ場合、電源電圧Ｖ
を１２Ｖとしたことによって、基準電圧ＶＳは前記（１
）式より、ＶＳ＝２Ｖと従来より高くすることができる
。 このためツェナーダイオード５に精度の高いものを用い
ることができ、従って、コンパレータ７の検出精度を向
上させることができる。
【００１４】また、基準電圧ＶＳを高くすることにより
、図２に示すように、電圧Ｖ１のＶＳへの到達時間が長
くなり、これにより、コンパレータ７の出力パルスのパ
ルス幅Ｔ１が長くなり、必要なリセットパルス幅Ｔとす
ることができる。なお、図２は瞬停応答時間Ｔ２＝ＣＲ
２を図３の従来の場合と同一にした場合を示している。
、図２に示すように、電圧Ｖ１のＶＳへの到達時間が長
くなり、これにより、コンパレータ７の出力パルスのパ
ルス幅Ｔ１が長くなり、必要なリセットパルス幅Ｔとす
ることができる。なお、図２は瞬停応答時間Ｔ２＝ＣＲ
２を図３の従来の場合と同一にした場合を示している。
【００１５】なお、上記実施例では電源電圧Ｖを１２Ｖ
としたが、さらに２４Ｖ，４８Ｖの高い電源電圧Ｖを用
いれば、より効果的である。
としたが、さらに２４Ｖ，４８Ｖの高い電源電圧Ｖを用
いれば、より効果的である。
【００１６】
【発明の効果】以上のようにこの発明によれば、電源電
圧を１２Ｖ以上としたことにより、コンパレータの基準
電圧を高くすることができ、これによって精度の良いツ
ェナーダイオードを用いてコンパレータの基準電圧を高
くすることができる。その結果、コンパレータの出力パ
ルスをリセットパルスとして用いることができ、従来設
けられていたモノマルチバイブレータを省略することが
できる。さらにパルス幅のばらつきのないリセットパル
スを得ることができる等の効果が得られる。
圧を１２Ｖ以上としたことにより、コンパレータの基準
電圧を高くすることができ、これによって精度の良いツ
ェナーダイオードを用いてコンパレータの基準電圧を高
くすることができる。その結果、コンパレータの出力パ
ルスをリセットパルスとして用いることができ、従来設
けられていたモノマルチバイブレータを省略することが
できる。さらにパルス幅のばらつきのないリセットパル
スを得ることができる等の効果が得られる。
【図１】この発明の一実施例によるパワー・オン・リセ
ット回路の構成図である。
ット回路の構成図である。
【図２】同回路の動作を示すタイミングチャートである
。
。
【図３】従来のパワー・オン・リセット回路の構成図で
ある。
ある。
【図４】同回路の動作を示すタイミングチャートである
。
。
【図５】同回路をＩＣ化した場合の構成図である。
１ 電源
２ 抵抗
３ 抵抗
４ コンデンサ
５ ツェナーダイオード
７ コンパレータ
１０ リセットパルス
Claims (1)
- 【請求項１】 それぞれ第１及び第２の抵抗値を有し
互いに直列接続された第１及び第２の抵抗と、上記第１
の抵抗の一端に１２Ｖ以上の電源電圧を供給する電源と
、上記電源電圧と上記第１の抵抗値との積を上記第１及
び第２の抵抗値の和で割算した値以下の基準電圧を得る
ツェナーダイオードと、上記第２の抵抗と並列接続され
たコンデンサと、上記第１及び第２の抵抗の接続点の電
圧と上記基準電圧とを比較し所定のパルス幅を有するリ
セットパルスを出力するコンパレータとを備えたパワー
・オン・リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4565691A JPH04265012A (ja) | 1991-02-20 | 1991-02-20 | パワー・オン・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4565691A JPH04265012A (ja) | 1991-02-20 | 1991-02-20 | パワー・オン・リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04265012A true JPH04265012A (ja) | 1992-09-21 |
Family
ID=12725426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4565691A Pending JPH04265012A (ja) | 1991-02-20 | 1991-02-20 | パワー・オン・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04265012A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519347A (en) * | 1993-11-08 | 1996-05-21 | Samsung Electronics Co., Ltd. | Start-up circuit for stable power-on of semiconductor memory device |
| JP2003044176A (ja) * | 2001-07-30 | 2003-02-14 | Sharp Corp | パワーオンリセット回路およびこれを備えたｉｃカード |
| US6943592B2 (en) | 1996-06-13 | 2005-09-13 | Sgs-Thomson Microelectronics S.A. | Detector of range of supply voltage in an integrated circuit |
-
1991
- 1991-02-20 JP JP4565691A patent/JPH04265012A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519347A (en) * | 1993-11-08 | 1996-05-21 | Samsung Electronics Co., Ltd. | Start-up circuit for stable power-on of semiconductor memory device |
| US6943592B2 (en) | 1996-06-13 | 2005-09-13 | Sgs-Thomson Microelectronics S.A. | Detector of range of supply voltage in an integrated circuit |
| JP2003044176A (ja) * | 2001-07-30 | 2003-02-14 | Sharp Corp | パワーオンリセット回路およびこれを備えたｉｃカード |
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