JPH04263531A - Digital radio transmission system - Google Patents
Digital radio transmission systemInfo
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- JPH04263531A JPH04263531A JP3045776A JP4577691A JPH04263531A JP H04263531 A JPH04263531 A JP H04263531A JP 3045776 A JP3045776 A JP 3045776A JP 4577691 A JP4577691 A JP 4577691A JP H04263531 A JPH04263531 A JP H04263531A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、ディジタル無線伝送方
式に関し、特に同期伝送網のデータ系列を無線伝送のデ
ータ系列に速度変換して伝送するディジタル無線伝送方
式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital radio transmission system, and more particularly to a digital radio transmission system in which a data sequence in a synchronous transmission network is speed-converted into a data sequence for wireless transmission.
【０００２】現在、同期伝送網ＳＤＨ（Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ） で
使用されているＳＴＭ−ｎ（以下、ＳＴＭ−１フレーム
の例で説明するが、これはＳＯＮＥＴ（Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ） でのＳ
ＴＳ−３フレームに相当する）データ系列を無線伝送す
るに際しては、同期伝送網の同期信号と共に無線回線上
での同期信号が必要になる。[0002]Currently, the synchronous transmission network SDH (Synchronous
This will be explained using an example of STM-1 frame (STM-1 frame) used in SONET (Synchronized Digital Hierarchy).
S in nous Optical Network)
When wirelessly transmitting a data sequence (corresponding to a TS-3 frame), a synchronization signal on a radio line is required in addition to a synchronization signal on a synchronous transmission network.
【０００３】0003
【従来の技術】図７は、上記のような従来のディジタル
無線伝送方式が示されており、同図（ａ） には送信側
のインタフェース部が示されており、同図（ｂ） には
その受信側のインタフェース部が示されている。[Prior Art] Fig. 7 shows a conventional digital wireless transmission system as described above, in which (a) shows the transmitting side interface section, and (b) shows the interface section on the transmitting side. The receiving side interface section is shown.
【０００４】まず、同図（ａ） に示す送信側において
は、並列８ビットで構成されている同期伝送網のＳＴＭ
−１フレームから、並列６ビットで構成されている無線
回線側の６４ＱＡＭ変調方式によるフレームに変換する
ための（従って系列変換が必要なければ除去される）系
列変換部２１と、例えばエラスティックメモリと書込カ
ウンタと読出カウンタとで構成される速度変換部２２と
、この速度変換部２２の出力データ（並列６ビット）に
フレームビットを挿入するフレームビット挿入部２３と
、このフレームビットを挿入したデータに更に補助信号
を挿入する補助信号挿入部２４と、これに更に誤り訂正
ビットを挿入すると共に無線クロックを送出する誤り訂
正ビット挿入部２５とで構成され、これら各部の動作の
タイミング信号がタイミング発生部２６より与えられ、
このタイミング発生部２６は、ＰＬＬ回路２７がＳＴＭ
伝送クロックから、上記のフレームビットや補助信号及
び誤り訂正ビットの冗長信号が挿入されることによるク
ロック速度の上昇に合わせて発生したクロック（速度変
換部２２の読出クロックに相当）に基づいて各タイミン
グ信号を発生している。First, on the transmitting side shown in FIG.
- A sequence conversion unit 21 for converting one frame into a frame based on the 64QAM modulation method on the radio line side, which is composed of 6 parallel bits (therefore, it is removed if sequence conversion is not required), and an elastic memory, for example. A speed converter 22 consisting of a write counter and a read counter, a frame bit inserter 23 that inserts frame bits into the output data (parallel 6 bits) of this speed converter 22, and data into which the frame bits are inserted. It consists of an auxiliary signal insertion section 24 that further inserts an auxiliary signal into the auxiliary signal, and an error correction bit insertion section 25 that further inserts an error correction bit into the auxiliary signal and sends out a wireless clock. Given by Section 26,
This timing generator 26 has a PLL circuit 27 that is STM
Each timing is determined based on the clock (corresponding to the read clock of the speed converter 22) generated in accordance with the increase in clock speed due to the insertion of the above-mentioned frame bits, auxiliary signals, and redundant signals of error correction bits from the transmission clock. Generating a signal.
【０００５】また、同図（ｂ） に示す受信側において
は、無線回線から並列６ビットデータを受信してフレー
ムビットからフレーム同期を検出してこの同期信号を抽
出するフレーム同期部３１と、このフレーム同期部３１
を経由したデータ中の誤り訂正を行う誤り訂正部３２と
、更に補助信号を抽出する補助信号抽出部３３と、送信
側と逆に速度変換及び系列変換をそれぞれ行う速度変換
部３４及び系列変換部３５とで構成され、フレーム同期
部３１からの同期信号を受けてタイミング発生部３６が
各部にタイミング信号を与えており、ＰＬＬ回路３７が
伝送されて来た無線クロックに基づいて同期伝送網のＳ
ＴＭ伝送クロックを生成して速度変換部３４と系列変換
部３５に与えている。Further, on the receiving side shown in FIG. 2(b), there is a frame synchronization section 31 that receives parallel 6-bit data from a wireless line, detects frame synchronization from frame bits, and extracts this synchronization signal; Frame synchronization section 31
an error correction section 32 that corrects errors in data that has passed through the , an auxiliary signal extraction section 33 that further extracts an auxiliary signal, and a speed conversion section 34 and a sequence conversion section that perform speed conversion and sequence conversion, respectively, in the opposite direction to the transmission side. 35, a timing generator 36 receives a synchronization signal from a frame synchronizer 31 and provides timing signals to each part, and a PLL circuit 37 generates an S of a synchronous transmission network based on the transmitted wireless clock.
A TM transmission clock is generated and provided to the speed converter 34 and the sequence converter 35.
【０００６】まず送信側の動作においては、まず同期伝
送網からのＳＴＭ−１フレームの８ビットデータが系列
変換部２１において無線回線フレーム用の６ビットデー
タに変換され、更にＰＬＬ回路２７によりＳＴＭクロッ
クにより速度変換された読出クロックに基づいてタイミ
ング発生部２６からのビット挿入（空きビット形成）の
タイミング信号により速度変換部２２が速度変換された
無線フレームデータを出力する。この無線フレームデー
タには各部２３，２４，２５においてタイミング発生部
２６からの各タイミング信号により上記のビット挿入部
分にフレームビット、補助信号、及び誤り訂正ビットが
挿入されて送出される。First, in the operation on the transmitting side, 8-bit data of an STM-1 frame from a synchronous transmission network is converted into 6-bit data for a radio line frame in a sequence converter 21, and then converted into 6-bit data for a radio line frame by a PLL circuit 27. The speed converter 22 outputs the speed-converted radio frame data based on the bit insertion (empty bit formation) timing signal from the timing generator 26 based on the read clock whose speed has been converted. Frame bits, auxiliary signals, and error correction bits are inserted into the above-mentioned bit insertion portion in each section 23, 24, and 25 according to each timing signal from the timing generation section 26, and then sent out.
【０００７】このときの同期伝送網の８ビットデータと
無線回線の６ビットデータのフレームフォーマットが図
８に示されており、同図（ａ） に示すＳＴＭ−１フレ
ームは８ビット並列データであり、１フレームが９つの
サブフレームで構成され、各サブフレームが斜線で示す
９ビットの保守信号等のためのオーバーヘッド部と２６
１ビットの通信データのためのペイロード部とから成り
、全体で２４３０ビットで構成されている。The frame formats of the 8-bit data of the synchronous transmission network and the 6-bit data of the wireless line at this time are shown in FIG. 8, and the STM-1 frame shown in FIG. 8(a) is 8-bit parallel data. , one frame consists of nine subframes, and each subframe includes an overhead part for maintenance signals, etc. of 9 bits indicated by diagonal lines, and 26
It consists of a payload section for 1-bit communication data, and is composed of 2430 bits in total.
【０００８】このようなＳＴＭ−１フレームのデータは
、系列変換部２１及び速度変換部２２において、ＳＴＭ
クロックより速度が速い読出クロックＲＣＫにより同図
（ｂ）に示す無線回線側の６並列ビットフレームデータ
に変換され、各サブフレームが１ビットのフレームビッ
トＦ１〜Ｆ８と１ビットの補助信号と８ビットの誤り訂
正ビットとを含む２５５ビットのデータで構成され８つ
のサブフレームで２０４０ビットの１つのマルチフレー
ムを構成している。[0008] Such STM-1 frame data is converted into STM
The read clock RCK, which is faster than the clock, is converted into 6 parallel bit frame data on the wireless line side as shown in FIG. One multiframe of 2040 bits is composed of eight subframes.
【０００９】このような無線フレームデータを受けた受
信側では、図８（ｂ）に示すフレームビットＦ１〜Ｆ８
をフレーム同期部３１で検出して同期信号をタイミング
発生部３６に与えることにより、同図（ａ） の送信側
との無線回線上の同期を取ることができ、この同期信号
に基づいて無線フレームデータ中の誤り訂正ビットによ
り誤り訂正部３２で誤り訂正を行い、また補助信号抽出
部３３で補助信号を抽出した後、速度変換部３４と系列
変換部３５とにより同図（ａ） のＳＴＭ−１フレーム
データを同期伝送網に送出する。[0009] On the receiving side that receives such radio frame data, the frame bits F1 to F8 shown in FIG. 8(b) are
By detecting this in the frame synchronization unit 31 and giving a synchronization signal to the timing generation unit 36, synchronization can be achieved on the radio line with the transmitting side shown in FIG. After the error correction unit 32 performs error correction using the error correction bits in the data and the auxiliary signal extraction unit 33 extracts the auxiliary signal, the speed conversion unit 34 and the sequence conversion unit 35 convert the STM- Send one frame of data to the synchronous transmission network.
【００１０】0010
【発明が解決しようとする課題】このように従来のディ
ジタル無線伝送方式においては、無線回線上での同期を
取るために送信側において速度変換を行い空きビットを
形成してそこにフレームビットを挿入しているので、こ
の付加ビットのために同じフレーム周期を保持しようと
するとその分だけ伝送速度が上昇してしまい周波数の占
有帯域を広げてしまうという問題点があった。[Problems to be Solved by the Invention] As described above, in conventional digital wireless transmission systems, in order to achieve synchronization on the wireless line, speed conversion is performed on the transmitting side to form empty bits, and frame bits are inserted into them. Therefore, if an attempt is made to maintain the same frame period due to the additional bits, the transmission speed increases by that amount and the occupied frequency band becomes wider.
【００１１】従って、本発明は、同期伝送網のデータ系
列を無線伝送のデータ系列に速度変換して伝送する際に
特別なフレームビットを用いずに冗長信号の伝送を行う
ことができるディジタル無線伝送方式を実現することを
目的とする。[0011] Therefore, the present invention provides a digital wireless transmission system that is capable of transmitting redundant signals without using special frame bits when speed converting a data sequence of a synchronous transmission network to a data sequence of wireless transmission. The purpose is to realize the method.
【００１２】0012
【課題を解決するための手段及び作用】図１はＳＴＭ−
１フレームフォーマットを示したものであり、図８（ａ
） に示したものと同じフレームフォーマットであるが
、このフレームフォーマット中のサブフレームにおける
斜線で示したオーバーヘッドＡ１，Ａ２，Ｃ１の内、６
バイト分のオーバーヘッドバイトＡ１，Ａ２は元々同期
伝送網においてＳＴＭ−１フレームフォーマットのフレ
ームビットとして機能するものであるが、本発明に係る
ディジタル無線伝送方式では、このオーバーヘッドバイ
トＡ１，Ａ２を無線回線上での同期信号としても用いる
ことにより、上記のような従来の余分なフレームビット
を除去できることに着目したものである。[Means and operations for solving the problem] Figure 1 shows the STM-
This shows the format of one frame, and Figure 8 (a
) The frame format is the same as that shown in , but among the overheads A1, A2, and C1 indicated by diagonal lines in the subframes in this frame format, 6
The overhead bytes A1 and A2 originally function as frame bits of the STM-1 frame format in a synchronous transmission network, but in the digital wireless transmission system according to the present invention, these overhead bytes A1 and A2 are This paper focuses on the fact that by using it as a synchronization signal, the conventional extraneous frame bits mentioned above can be removed.
【００１３】そこで、本発明では、送信側においてこの
図１に示すフレームデータのような所定フォーマットの
伝送路データをそのフレーム周期を有すると共に冗長信
号を挿入した無線フレームのデータに変換して送信し、
また受信側においては、 該無線フレームデータの所
定フォーマット中のフレームビットＡ１，Ａ２をフレー
ム同期ビットとして検出し該フレーム同期ビットにより
該冗長信号を抽出すると共に該冗長信号のビットを除去
してＳＴＭ−１フレームデータのような上記の伝送路デ
ータに変換している。Therefore, in the present invention, on the transmitting side, transmission path data in a predetermined format such as the frame data shown in FIG. ,
On the receiving side, the frame bits A1 and A2 in the predetermined format of the radio frame data are detected as frame synchronization bits, and the redundant signal is extracted using the frame synchronization bits, and the bits of the redundant signal are removed. It is converted into the above-mentioned transmission line data such as one frame data.
【００１４】また、本発明では、上記のような方式を実
現するめためのシステム構成として図２（ａ） 及び（
ｂ） に原理的に示すように、所定フォーマットの伝送
路データをそのフレームパルスの周期においてＰＬＬ回
路２により伝送路クロックから速度変換された読出クロ
ックで無線フレームデータに変換する速度変換部１と、
該速度変換部１を介して得られる該フレームパルスと該
読出クロックにより該無線フレームデータ内にビット挿
入させるための該速度変換部１へのタイミング信号と該
挿入されたビットを指定するためのタイミング信号を発
生するタイミング発生部３と、該ビット指定のタイミン
グ信号により冗長信号を挿入して送出する冗長信号挿入
部４と、で送信部を構成し、受信データの所定フォーマ
ット中のフレームビットをフレーム同期パルスとして検
出するフレーム同期部５と、該フレーム同期パルスに基
づいてタイミング発生部６から発生された該冗長信号の
ビットを指定するタイミング信号により該フレーム同期
部５からの受信データから冗長信号を抽出する冗長信号
抽出部７と、該タイミング発生部６から発生された該冗
長信号のビットを除去するためのタイミング信号により
ＰＬＬ回路８を介して該冗長信号抽出部７からの出力デ
ータを伝送路データに変換する速度変換部９と、で受信
部を構成することができる。In addition, in the present invention, as a system configuration for realizing the above method, FIGS. 2(a) and (
b) As shown in principle in , a speed converter 1 converts transmission line data in a predetermined format into wireless frame data using a read clock whose speed is converted from a transmission line clock by a PLL circuit 2 in the cycle of the frame pulse;
A timing signal to the speed converter 1 for inserting a bit into the wireless frame data using the frame pulse obtained through the speed converter 1 and the read clock, and a timing for specifying the inserted bit. A transmitter is composed of a timing generator 3 that generates a signal, and a redundant signal inserter 4 that inserts and transmits a redundant signal according to a timing signal designated by the bit, and converts frame bits in a predetermined format of received data into frames. A redundant signal is generated from the data received from the frame synchronization unit 5 using a frame synchronization unit 5 that detects a synchronization pulse and a timing signal that specifies a bit of the redundancy signal generated from a timing generation unit 6 based on the frame synchronization pulse. The output data from the redundant signal extractor 7 is sent to the transmission line via the PLL circuit 8 using the redundant signal extractor 7 to extract and the timing signal for removing bits of the redundant signal generated from the timing generator 6. A receiving section can be configured by a speed converting section 9 that converts the data into data.
【００１５】即ち、同図（ａ） に示す送信側では、図
７（ａ） の従来例と異なり、フレームビットの挿入を
行わないことを前提に速度変換部１で速度変換（但し、
系列変換は特に行わなくてもよい）を行っており、この
ためＰＬＬ回路２で伝送クロックから無線クロックに速
度上昇して乗り換えるとき、フレームビット分の速度上
昇は回避でき、タイミング発生部３からのタイミング信
号により冗長信号挿入部４で挿入される冗長信号分の速
度上昇で済むことになる。また、このとき、同図と異な
り、フレームパルスを用いることにより伝送フレームデ
ータと無線フレームデータの周期を速度変換部１におい
て一致させている。これは、両フレームデータの周期が
一致しないと、受信側において伝送フレームデータのオ
ーバーヘッドにアクセスすることができず、従って無線
フレームデータから伝送フレームデータが再生できず、
オーバーヘッドバイトＡ１，Ａ２も同期信号として受信
側で検出できないからである。That is, on the transmitting side shown in FIG. 7(a), unlike the conventional example shown in FIG. 7(a), the speed converter 1 performs speed conversion (however,
Therefore, when switching from the transmission clock to the wireless clock at an increased speed in the PLL circuit 2, the speed increase corresponding to the frame bit can be avoided, and the speed increase due to the frame bit can be avoided. The speed increase is sufficient to compensate for the redundant signal inserted by the redundant signal insertion section 4 based on the timing signal. Further, at this time, unlike the figure, the periods of the transmission frame data and the radio frame data are made to match in the speed converter 1 by using frame pulses. This is because if the periods of both frame data do not match, the receiving side cannot access the overhead of the transmission frame data, and therefore the transmission frame data cannot be reproduced from the wireless frame data.
This is because the overhead bytes A1 and A2 cannot be detected as synchronization signals on the receiving side.
【００１６】また、図２（ｂ） に示す受信側では、こ
のようにして送られてきた図１のような無線フレームデ
ータ中のフレームビットＡ１，Ａ２をフレーム同期部５
で検出し、これをフレーム同期信号としてタイミング発
生部６に伝えることにより、タイミング発生部６はタイ
ミング信号を冗長信号抽出部７及び速度変換部９に与え
て冗長信号を抽出すると共に元の伝送フレームデータに
戻して送出する。Furthermore, on the receiving side shown in FIG. 2(b), the frame bits A1 and A2 in the wireless frame data as shown in FIG.
The timing generator 6 supplies the timing signal to the redundant signal extractor 7 and the speed converter 9 to extract the redundant signal and convert the original transmission frame into the original transmission frame. Return to data and send.
【００１７】このようにして送信側で伝送フレームデー
タと無線フレームデータとを一致させた形でフレームビ
ット無しで速度変換送信し、受信側ではフレームデータ
中のフレームビットをフレーム同期信号として検出しこ
れに基づいて冗長信号の抽出・速度変換を行って伝送フ
レームデータを再生することにより、特別なフレームビ
ットによる伝送速度の上昇を抑えることが出来る。[0017] In this way, on the transmitting side, transmission frame data and radio frame data are matched and transmitted at a different rate without frame bits, and on the receiving side, the frame bits in the frame data are detected as frame synchronization signals. By extracting redundant signals and converting the speed based on the above, it is possible to suppress an increase in the transmission speed due to special frame bits by reproducing the transmission frame data.
【００１８】[0018]
【実施例】図３は、図２（ａ） に示した本発明に係る
ディジタル無線伝送方式の送信部の実施例を示したもの
で、書込カウンタ１０とエラスティックメモリ（ＥＳ）
１１と読出カウンタ１２とで速度変換部１を構成してお
り、書込カウンタ１０は書込クロックＷＣＫと、入力さ
れる伝送フレームデータＳＴＭ−１のオーバーヘッドバ
イトＡ１，Ａ２に対応してフレームデータの最初の位置
を示すフレームパルスＦＰとを受けて書込パルスＷＰ１
を出力するもの、エラスティックメモリ１１は書込クロ
ックＷＰ１によってフレームデータとフレームパルスＦ
Ｐとを記憶するもの、そして読出カウンタ１２はＰＬＬ
回路２からの読出クロックＲＣＫとタイミング発生部３
からのインヒビット信号ＩＰ１とを受けて読出パルスＲ
Ｐ１をエラスティックメモリ１１に与えるものである。
また、ＰＬＬ回路２は上記の書込パルスＷＰ１及び読出
パルスＲＰ１の位相差により伝送フレームデータのクロ
ック速度と無線フレームデータのクロック速度との予め
定められた比率だけ書込クロックＷＣＫを分周して得ら
れる読出クロックＲＣＫを制御するものである。[Embodiment] FIG. 3 shows an embodiment of the transmitting section of the digital wireless transmission system according to the present invention shown in FIG.
11 and a read counter 12 constitute the speed converter 1, and the write counter 10 converts the frame data in response to the write clock WCK and the overhead bytes A1 and A2 of the input transmission frame data STM-1. In response to frame pulse FP indicating the first position, write pulse WP1
The elastic memory 11 outputs frame data and frame pulse F according to the write clock WP1.
P and the read counter 12 is a PLL.
Read clock RCK from circuit 2 and timing generator 3
In response to inhibit signal IP1 from
P1 is given to the elastic memory 11. Further, the PLL circuit 2 divides the write clock WCK by a predetermined ratio between the clock speed of the transmission frame data and the clock speed of the wireless frame data based on the phase difference between the write pulse WP1 and the read pulse RP1. It controls the read clock RCK obtained.
【００１９】この読出クロックＲＣＫによってエラステ
ィックメモリ１１から読み出されたフレームパルスＦＰ
はタイミング発生部３に送られ、タイミング発生部３で
はこのフレームパルスＦＰを基準として冗長信号挿入部
４で挿入する冗長信号のビット位置を指定するタイミン
グ信号を発生するが、この冗長信号のビット位置を空け
るため、その位置を指定するインヒビット信号ＩＰ１を
読出カウンタ１２にあたえて１ビットのスロットを挿入
している。The frame pulse FP read out from the elastic memory 11 by this read clock RCK
is sent to the timing generator 3, and the timing generator 3 generates a timing signal that specifies the bit position of the redundant signal to be inserted by the redundant signal inserter 4 based on this frame pulse FP. In order to make the slot vacant, a 1-bit slot is inserted by applying an inhibit signal IP1 specifying the position to the read counter 12.
【００２０】このようにして、エラスティックメモリ１
１から読み出されたデータには冗長信号挿入部４で所定
の冗長信号が挿入されて速度変換が施された無線フレー
ムデータとして送信されるが、このフレームデータは入
力される伝送フレームデータのフレームパルスＦＰに従
って書込−読出による速度変換が行われるので、入力デ
ータ−出力データ間のフレーム周期は一致することとな
り、受信側でのオーバーヘッド部へのアクセスが可能と
なりデータが再生できることとなる。In this way, elastic memory 1
A redundant signal insertion unit 4 inserts a predetermined redundant signal into the data read from 1 and transmits it as speed-converted wireless frame data, but this frame data is a frame of the input transmission frame data. Since the speed conversion between writing and reading is performed according to the pulse FP, the frame period between the input data and the output data coincides, and the overhead section can be accessed on the receiving side and the data can be reproduced.
【００２１】図４は、図２（ｂ） に示した本発明に係
るディジタル無線伝送方式の受信側におけるフレーム同
期部５の実施例を示したもので、受信した無線フレーム
データ（並列８ビット）は８ビット・シフトレジスタ５
１に一旦ラッチされてから次の冗長信号抽出部へ送られ
るが、このとき、シフトレジスタ５１にラッチされた８
ビットのデータ毎に同期パターン検出部５２が同期パタ
ーンをチェックする。即ち、図１に示したＳＴＭ−１フ
レームのオーバーヘッドバイトＡ１，Ａ２は全部で６バ
イト在り、これらの６バイト分のデータを同期パターン
検出部５２によりデコードすることによりこれらがＡ１
−Ａ２のフレームビット（Ａ１：１１１１０１１０，
Ａ２：００１０１０００）に一致しているか否かを検出
することができる。FIG. 4 shows an embodiment of the frame synchronization unit 5 on the receiving side of the digital wireless transmission system according to the present invention shown in FIG. 2(b), in which the received wireless frame data (parallel 8 bits) is an 8-bit shift register 5
1 is once latched and then sent to the next redundant signal extracting section, but at this time, the 8 latched in the shift register 51
The synchronization pattern detection unit 52 checks the synchronization pattern for each bit of data. That is, the overhead bytes A1 and A2 of the STM-1 frame shown in FIG.
-A2 frame bit (A1:11110110,
A2:00101000).
【００２２】この結果、一致していればＳＴＭ−１フレ
ームのオーバーヘッドバイトＡ１，Ａ２が検出されたと
して論理「１」の同期信号をタイミング発生部５３に与
えるので、タイミング発生部５３はこの同期信号に基づ
いて各種の冗長信号（誤り訂正ビット、補助信号）のた
めのタイミング信号を発生することとなる。尚、同期保
護部５４は同期パターンが一回だけでなく所定回数一致
検出したときのみ同期信号を発生するもので、これを設
ければ同期保護を図ることができる。As a result, if they match, it is assumed that the overhead bytes A1 and A2 of the STM-1 frame have been detected, and a synchronization signal of logic "1" is given to the timing generation section 53, so that the timing generation section 53 receives this synchronization signal. Based on this, timing signals for various redundant signals (error correction bits, auxiliary signals) are generated. The synchronization protection section 54 generates a synchronization signal only when a synchronization pattern is detected not only once but a predetermined number of times, and by providing this, synchronization protection can be achieved.
【００２３】図５は、本発明に係るディジタル無線伝送
方式に図７に示した系列変換部２１及び３５をそれぞれ
送信部及び受信部に設けた実施例を示しており、この実
施例では、図２に示した冗長信号挿入部４が補助信号挿
入部４１と誤り訂正ビット挿入部４２とで構成されてお
り、冗長信号抽出部７が誤り訂正部７１と補助信号抽出
部７２とで構成されているが、これらはそれぞれタイミ
ング発生部３及び６から発生されるタイミング信号によ
って指定される補助信号や誤り訂正ビットのビット位置
が異なる点を除けば図７の補助信号挿入部２４及び誤り
訂正ビット挿入部２５並びに誤り訂正部３２及び補助信
号抽出部３３に対応するものである。FIG. 5 shows an embodiment in which the sequence converters 21 and 35 shown in FIG. 7 are provided in the transmitting section and the receiving section, respectively, in the digital wireless transmission system according to the present invention. The redundant signal insertion section 4 shown in FIG. However, these are different from the auxiliary signal insertion unit 24 and error correction bit insertion unit 24 in FIG. 25, an error correction section 32, and an auxiliary signal extraction section 33.
【００２４】図６は図５の実施例におけるフレームフォ
ーマットを示したもので、この実施例では８ビットから
６ビットの系列変換を行っているため、図６（ａ） に
示す通常のＳＴＭ−１フレームデータは２４３０ビット
であるが、同図（ｂ） のように同じフレーム周期で変
換されて３３３０ビットに速度が上げられている。これ
は、１サブフレーム２７０ ×８／６ ＝３６０であり
、これに更に無線回線用の冗長信号ビットが１０ビット
付加されることにより３７０ ビットとなって、合計で
２４３０×８／６ ×３７０×３６０＝３３３０ビット
となるからである。FIG. 6 shows the frame format in the embodiment of FIG. 5. Since this embodiment performs sequence conversion from 8 bits to 6 bits, the normal STM-1 shown in FIG. 6(a) The frame data is 2430 bits, but the speed is increased to 3330 bits by converting it at the same frame period as shown in Fig. 2(b). This is 1 subframe 270 x 8/6 = 360, and by adding 10 bits of redundant signal bits for the wireless line, it becomes 370 bits, for a total of 2430 x 8/6 x 370 x This is because 360=3330 bits.
【００２５】そして、この系列変換された結果、同図（
ａ） に斜線で示したオーバーヘッド部は同図（ｃ）
のように変形されるが、これは図４のフレーム同期部の
実施例の無線データが６ビットの場合であっても次の６
ビット中の２ビット（最初のＡ１の場合）までを加えて
８ビットとすればよいので、全く同様してオーバーヘッ
ドバイトＡ１，Ａ２の同期パターンを検出することがで
きる。[0025] As a result of this series conversion, the same figure (
The overhead part indicated by diagonal lines in a) is shown in (c) of the same figure.
However, even if the wireless data in the embodiment of the frame synchronization section in FIG. 4 is 6 bits, the following 6 bits are used.
Since it is sufficient to add up to 2 bits (in the case of the first A1) of the bits to make 8 bits, the synchronization pattern of the overhead bytes A1 and A2 can be detected in exactly the same way.
【００２６】[0026]
【発明の効果】以上説明した様に、本発明に係るディジ
タル無線伝送方式によれば、所定フォーマットの伝送路
データをそのフレーム周期を有すると共に冗長信号を挿
入した無線フレームのデータに変換して送信し、該無線
フレームデータを受信してその所定フォーマット中のフ
レームビットをフレーム同期ビットとして検出し該フレ
ーム同期ビットにより該冗長信号を抽出すると共に該冗
長信号のビットを除去して該伝送路データに変換するよ
うに構成したので、無線回線上での固有のフレームビッ
トを付加する必要無く、従って伝送速度の上昇を抑える
ことができるので、占有する周波数帯域の広がりを抑え
ることが出来る。As explained above, according to the digital wireless transmission system of the present invention, transmission path data in a predetermined format is converted into wireless frame data having the frame period and with a redundant signal inserted, and then transmitted. receives the radio frame data, detects frame bits in the predetermined format as frame synchronization bits, extracts the redundant signal using the frame synchronization bits, removes the bits of the redundant signal, and converts the data into the transmission path data. Since the configuration is configured to perform conversion, there is no need to add unique frame bits on the wireless line, and therefore an increase in transmission speed can be suppressed, so that the spread of the occupied frequency band can be suppressed.
【図１】本発明に係るディジタル無線伝送方式の原理を
説明するための一般的なＳＴＭ−１フレームデータを示
すフォーマット図である。FIG. 1 is a format diagram showing general STM-1 frame data for explaining the principle of a digital wireless transmission system according to the present invention.
【図２】本発明に係るディジタル無線伝送方式の送受信
系統を原理的に示したブロック図である。FIG. 2 is a block diagram showing the principle of a transmitting and receiving system of a digital wireless transmission system according to the present invention.
【図３】本発明に係るディジタル無線伝送方式における
送信側の速度変換部の実施例を示したブロック図である
。FIG. 3 is a block diagram showing an embodiment of a speed converter on the transmitting side in the digital wireless transmission system according to the present invention.
【図４】本発明に係るディジタル無線伝送方式における
受信側のフレーム同期部の実施例を示したブロック図で
ある。FIG. 4 is a block diagram showing an embodiment of a frame synchronization section on the receiving side in the digital wireless transmission system according to the present invention.
【図５】本発明方式において系列変換を付加したときの
送受信系統の実施例を示すブロック図である。FIG. 5 is a block diagram showing an embodiment of a transmitting/receiving system when sequence conversion is added in the system of the present invention.
【図６】図５の実施例の場合の動作を説明するためのフ
レームフォーマット図である。FIG. 6 is a frame format diagram for explaining the operation in the embodiment of FIG. 5;
【図７】従来例の送受信系統の実施例を示したブロック
図である。FIG. 7 is a block diagram showing an example of a conventional transmitting/receiving system.
【図８】従来例の動作を説明するためのフレームフォー
マット図である。FIG. 8 is a frame format diagram for explaining the operation of a conventional example.
１ 速度変換部 ２ ＰＬＬ回路 ３ タイミング発生部 ４ 冗長信号挿入部 ５ フレーム同期部 ６ タイミング発生部 ７ 冗長信号抽出部 ８ ＰＬＬ回路 ９ 速度変換部 尚、図中、同一符号は同一又は相当部分を示す。 1 Speed conversion section 2 PLL circuit 3 Timing generation section 4 Redundant signal insertion section 5 Frame synchronization section 6 Timing generation section 7 Redundant signal extraction section 8 PLL circuit 9 Speed conversion section In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (2)
のフレーム周期を有すると共に冗長信号を挿入した無線
フレームのデータに変換して送信し、該無線フレームデ
ータを受信してその所定フォーマット中のフレームビッ
トをフレーム同期ビットとして検出し該フレーム同期ビ
ットにより該冗長信号を抽出すると共に該冗長信号のビ
ットを除去して該伝送路データに変換することを特徴と
したディジタル無線伝送方式。Claim 1: Converting transmission line data in a predetermined format into radio frame data having the frame period and inserting a redundant signal, transmitting the data, receiving the radio frame data, and converting the frame bits in the predetermined format. A digital wireless transmission system characterized in that the redundant signal is detected as a frame synchronization bit, the redundant signal is extracted using the frame synchronization bit, and the bits of the redundant signal are removed and converted into the transmission path data.
のフレームパルスの周期においてＰＬＬ回路（２） に
より伝送路クロックから速度変換された読出クロックで
無線フレームデータに変換する速度変換部（１） と、
該速度変換部（１） を介して得られる該フレームパル
スと該読出クロックにより該無線フレームデータ内にビ
ット挿入させるための該速度変換部（１） へのタイミ
ング信号と該挿入されたビットを指定するためのタイミ
ング信号を発生するタイミング発生部（３） と、該ビ
ット指定のタイミング信号により冗長信号を挿入して送
出する冗長信号挿入部（４） と、で送信部を構成し、
受信データの所定フォーマット中のフレームビットをフ
レーム同期パルスとして検出するフレーム同期部（５）
と、該フレーム同期パルスに基づいてタイミング発生
部（６） から発生された該冗長信号のビットを指定す
るタイミング信号により該フレーム同期部（５） から
の受信データから冗長信号を抽出する冗長信号抽出部（
７） と、該タイミング発生部（６）から発生された該
冗長信号のビットを除去するためのタイミング信号によ
りＰＬＬ回路（８） を介して該冗長信号抽出部（７）
からの出力データを伝送路データに変換する速度変換
部（９） と、で受信部を構成することを特徴としたデ
ィジタル無線伝送方式。2. A speed converter (1) that converts transmission path data in a predetermined format into wireless frame data using a read clock speed-converted from a transmission path clock by a PLL circuit (2) in the cycle of the frame pulse;
Specify a timing signal to the speed converter (1) for inserting a bit into the wireless frame data using the frame pulse obtained through the speed converter (1) and the read clock, and the inserted bit. A transmitting unit is constituted by a timing generating unit (3) that generates a timing signal for the bit designation, and a redundant signal inserting unit (4) that inserts and transmits a redundant signal according to the timing signal specified by the bit,
A frame synchronization unit (5) that detects frame bits in a predetermined format of received data as frame synchronization pulses.
and redundant signal extraction for extracting a redundant signal from the data received from the frame synchronization unit (5) using a timing signal that specifies the bit of the redundant signal generated from the timing generation unit (6) based on the frame synchronization pulse. Department (
7) and the redundant signal extractor (7) via a PLL circuit (8) using a timing signal for removing bits of the redundant signal generated from the timing generator (6).
A digital wireless transmission system characterized in that a receiving section is constituted by a speed converting section (9) that converts output data from the converter into transmission path data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045776A JPH04263531A (en) | 1991-02-18 | 1991-02-18 | Digital radio transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045776A JPH04263531A (en) | 1991-02-18 | 1991-02-18 | Digital radio transmission system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263531A true JPH04263531A (en) | 1992-09-18 |
Family
ID=12728699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3045776A Withdrawn JPH04263531A (en) | 1991-02-18 | 1991-02-18 | Digital radio transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263531A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057192A (en) * | 1991-06-26 | 1993-01-14 | Nec Corp | Digital radio transmission system |
| JPH0522242A (en) * | 1991-07-10 | 1993-01-29 | Nec Corp | Digital radio transmission system |
| JPH0548586A (en) * | 1991-06-28 | 1993-02-26 | Nec Corp | Digital radio transmission system |
-
1991
- 1991-02-18 JP JP3045776A patent/JPH04263531A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057192A (en) * | 1991-06-26 | 1993-01-14 | Nec Corp | Digital radio transmission system |
| JPH0548586A (en) * | 1991-06-28 | 1993-02-26 | Nec Corp | Digital radio transmission system |
| JPH0522242A (en) * | 1991-07-10 | 1993-01-29 | Nec Corp | Digital radio transmission system |
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