JP2867943B2 - Delay variation absorption method for SDH transmission system - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はＳＤＨ（Ｓｙｎｃｈ
ｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）
伝送システムを用いてキャリアリレー信号などの信号を
伝送する場合に問題となる遅延変動時間を抑圧するＳＤ
Ｈ伝送システムの遅延変動吸収方法に関する。The present invention relates to an SDH (Synch).
(ronous Digital Hierarchy)
SD for suppressing delay variation time, which is a problem when transmitting signals such as carrier relay signals using a transmission system
The present invention relates to a delay fluctuation absorbing method for an H transmission system.

【０００２】[0002]

【従来の技術】図８はＳＤＨ伝送システムにおける多重
化構造の基本構成図であり、ＳＤＨ伝送システムのクロ
ックと非同期な１．５４４Ｍｂ／ｓ信号をＳＤＨ伝送シ
ステムへマッピング，ディマッピングする場合を例にし
ている。2. Description of the Related Art FIG. 8 is a diagram showing a basic structure of a multiplexing structure in an SDH transmission system, in which a 1.544 Mb / s signal asynchronous with a clock of the SDH transmission system is mapped and de-mapped to the SDH transmission system. ing.

【０００３】図８に示すように、非同期１．５４４Ｍｂ
／ｓ信号は、ＳＤＨ伝送システムの送信局側において、
まずＣ（Ｃｏｎｔａｉｎｅｒ）の一種であるＣ−１１に
マッピングされる。次に、Ｃ−１１にＰＯＨ（パスオー
バヘッド）が付加されて、低次バーチャルコンテナ（Ｌ
ｏｗｅｒ ｏｒｄｅｒ Ｖｉｒｔｕａｌ Ｃｏｎｔａｉ
ｎｅｒ）の一種であるＶＣ−１１が生成され、更に、Ｔ
Ｕポインタが付加されたＴＵ（Ｔｒｉｂｕｔａｒｙ Ｕ
ｎｉｔ）の一種であるＴＵ−１１が生成される。ここ
で、ＴＵポインタは、低次ＶＣをＴＵに収容する際に、
そのＴＵが収容されている高次ＶＣのフレーム位相と低
次ＶＣのフレーム位相の時間差を、アドレスで示すため
のポインタである。次に、同一種類のＴＵを１個あるい
は複数個束ねたＴＵＧ（Ｔｒｉｂｕｔａｒｙ Ｕｎｉｔ
Ｇｒｏｕｐ）の一種であるＴＵＧ−２が生成され、更
にＴＵＧ−２を多重化してＰＯＨを付加した高次バーチ
ャルコンテナの一種であるＶＣ−３が生成され、次い
で、ＡＵポインタが付加されたＡＵ（Ａｄｍｉｎｉｓｔ
ｒａｔｉｖｅ Ｕｎｉｔ）の一種であるＡＵ−３が生成
される。ここで、ＡＵポインタは、高次ＶＣをＡＵに収
容する際に、そのＡＵが収容される同期転送モジュール
のフレーム位相と、高次ＶＣのフレーム位相の時間差
を、アドレスで示すためのポインタである。そして、Ａ
Ｕ−３を１個あるいは複数個束ねたＡＵＧ（Ａｄｍｉｎ
ｉｓｔｒａｔｉｖｅ Ｕｎｉｔ Ｇｒｏｕｐ）が生成さ
れ、最後に、ＳＯＨ（Ｓｅｃｔｉｏｎ Ｏｖｅｒ Ｈｅ
ａｄ）を付加したＳＴＭ−０（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆｅｒ ＭｏｄｕｌｅＬｅｖｅｌ ０）が
生成され、光ファイバケーブル等を通じて受信局側に送
られる。なお、ＳＴＭ−０の代わりに、ＳＴＭ−１，Ｓ
ＴＭ−４，ＳＴＭ−１６が使用される場合もある。As shown in FIG. 8, asynchronous 1.544 Mb
/ S signal, on the transmitting station side of the SDH transmission system,
First, it is mapped to C-11 which is a kind of C (Container). Next, a POH (path overhead) is added to C-11, and a low-order virtual container (L
lower order Virtual Contai
ner) is generated, and further, T-11 is generated.
TU (Tributary U) to which a U pointer is added
nit-11) is generated. Here, when the TU pointer accommodates the low-order VC in the TU,
It is a pointer for indicating the time difference between the frame phase of the high-order VC and the frame phase of the low-order VC in which the TU is accommodated by using an address. Next, a TUG (Tributary Unit) in which one or more TUs of the same type are bundled.
TUG-2, which is a kind of Group (Group), is generated, and VC-3, which is a kind of a higher-order virtual container to which PUG is added by multiplexing TUG-2, is generated, and then AU ( Administ
AU-3, which is a kind of the "active unit", is generated. Here, the AU pointer is a pointer for indicating the time difference between the frame phase of the synchronous transfer module in which the AU is accommodated and the frame phase of the high-order VC when accommodating the higher-order VC in the AU. . And A
AUG (Admin) in which one or more U-3s are bundled
An intrinsic unit group is generated, and finally, SOH (Section Over He).
ad) is added to STM-0 (Synchronous).
Transfer Module Level 0) is generated and sent to the receiving station through an optical fiber cable or the like. Note that instead of STM-0, STM-1, STM
TM-4 and STM-16 may be used in some cases.

【０００４】他方、受信局側においては、送信局側と逆
の手順で、ＳＴＭ−０から、ＡＵＧ，ＡＵ−３，ＶＣ−
３，ＴＵＧ−２，ＴＵ−１１，ＶＣ−１１，Ｃ−１１を
経て、非同期１．５４４Ｍｂ／ｓ信号が分離される。[0004] On the other hand, on the receiving station side, AUG, AU-3, VC-
3, an asynchronous 1.544 Mb / s signal is separated via TUG-2, TU-11, VC-11 and C-11.

【０００５】[0005]

【発明が解決しようとする課題】ところで、ＳＤＨ伝送
システムは、絶対遅延量が小さい反面、遅延変動量が比
較的大きい。これは、ＳＤＨにおいては、伝送フレーム
と多重化される情報のフレームとのずれをＡＵポイン
タ，ＴＵポインタと呼ばれるオフセット値（アドレス
値）により、あたかもメモリにアクセスするが如く指し
示す技術を用いて同期化しており、そのポインタ処理上
ビットバッファを必要とするために、このビットバッフ
ァの位相吸収範囲がそのまま系の遅延変動として現れる
からである。遅延変動はＳＤＨ伝送システムの構成によ
っては送信局側や若し中継局があれば中継局側でも発生
するが、当然に受信局側においても発生する。本発明
は、この受信局側における遅延変動量を抑圧することを
目的としている。By the way, in the SDH transmission system, the absolute delay is small, but the delay variation is relatively large. This is because, in SDH, a shift between a transmission frame and a frame of information to be multiplexed is synchronized using an offset value (address value) called an AU pointer or a TU pointer, using a technique for pointing the memory as if accessing a memory. This is because a bit buffer is required for the pointer processing, and the phase absorption range of this bit buffer appears as a delay fluctuation of the system as it is. Depending on the configuration of the SDH transmission system, the delay variation also occurs on the transmitting station side or on the relay station side if there is a relay station, but naturally also on the receiving station side. An object of the present invention is to suppress the amount of delay variation on the receiving station side.

【０００６】一般に受信側総遅延変動量は、ＡＵポイン
タ処理での遅延変動量とＴＵポインタ処理での遅延変動
量との和となる。一般にポインタ処理用のビットバッフ
ァ容量は最低でも３ビット必要とされるため、ＡＵポイ
ンタ処理では、 １５６ｎｓｅｃ（１／６．４ＭＨｚ）×３＝０．４６８
μｓｅｃ の遅延変動量となり、ＴＵポインタ処理では、 ０．５７８μｓｅｃ（１／１．７２８ＭＨｚ）×３＝
１．７３６μｓｅｃ の遅延変動量となる。従って、受信局側全体では、約
２．２μｓｅｃの遅延変動量となる。Generally, the total delay variation on the receiving side is the sum of the delay variation in the AU pointer process and the delay variation in the TU pointer process. Generally, at least 3 bits are required for the bit buffer capacity for pointer processing. Therefore, in AU pointer processing, 156 nsec (1 / 6.4 MHz) × 3 = 0.468
μsec delay variation amount, and in the TU pointer processing, 0.578 μsec (1 / 1.728 MHz) × 3 =
The delay variation amount is 1.736 μsec. Therefore, the delay fluctuation amount is about 2.2 μsec on the entire receiving station side.

【０００７】このような遅延変動は、遅延変動量の制限
が厳しい信号、例えば電力網制御用キャリアリレー信号
の伝送を行う場合には問題となる。即ち、キャリアリレ
ーシステムは送電線の両端における同時刻の送電線電流
値等の情報をキャリアを用いて伝送して比較することに
より送電系統の異常を検出して必要な保護を行うシステ
ムであり、受端においては、送端からのデータの伝送遅
延時間が既知でかつ変動しないことを前提として、受端
側における同時刻の送電線電流値と比較しているため、
或る程度の絶対遅延時間は許容できるが、伝送遅延時間
の変動には厳しい制限が課せられるためである。[0007] Such a delay variation becomes a problem when transmitting a signal whose delay variation amount is severely restricted, for example, a power network control carrier relay signal. In other words, the carrier relay system is a system that detects the abnormality of the transmission system by transmitting and comparing information such as the transmission line current value at the same time at both ends of the transmission line using the carrier and performs necessary protection, At the receiving end, assuming that the transmission delay time of data from the sending end is known and does not fluctuate, since it is compared with the transmission line current value at the same time at the receiving end,
This is because a certain degree of absolute delay time is acceptable, but a strict limit is imposed on the variation of the transmission delay time.

【０００８】なお、ＳＤＨ伝送システムを用いてキャリ
アリレー信号を伝送する従来の技術として、特開平５−
１６０８０４号公報に見られる技術がある。この従来技
術は、ＳＤＨフレームにおけるＤＣＣ（Ｄａｔａ Ｃｏ
ｍｍｕｎｉｃａｔｉｏｎ Ｃｈａｎｎｅｌ）の位置がフ
レーム中において固定であり伝送遅延時間の変動を受け
ない点に着目し、キャリアリレー信号をＤＣＣを用いて
伝送するものである。しかし、ＤＣＣで伝送できるデー
タ量はペイロードで伝送できるデータ量に比べて遙に少
ないため、大容量のキャリアリレー信号の伝送には適さ
ない。本発明は、ペイロードで伝送される信号の遅延変
動を抑圧しようとするものである。A conventional technique for transmitting a carrier relay signal using an SDH transmission system is disclosed in Japanese Unexamined Patent Publication No. Hei.
There is a technique found in JP-A-160804. This conventional technique uses a DCC (Data Coding) in an SDH frame.
Paying attention to the fact that the position of the communication channel is fixed in the frame and does not change the transmission delay time, the carrier relay signal is transmitted using DCC. However, the amount of data that can be transmitted by the DCC is much smaller than the amount of data that can be transmitted by the payload, and thus is not suitable for transmitting a large-capacity carrier relay signal. The present invention is intended to suppress a delay variation of a signal transmitted by a payload.

【０００９】[0009]

【課題を解決するための手段】本発明は、非同期信号を
マッピング，ディマッピングするＳＤＨ伝送システムに
おいて、受信局側において、ディマッピングされた非同
期信号をＦＩＦＯメモリに一旦蓄積し、該蓄積した非同
期信号を、 １２５μｓｅｃ×（受信したＡＵポインタ値／７８３）＋一定時間 …（１） のタイミングで、各フレームずつ読み出す。According to the present invention, in an SDH transmission system for mapping and demapping an asynchronous signal, a receiving station temporarily stores the demapped asynchronous signal in a FIFO memory, and stores the asynchronous signal in the FIFO memory. Is read out for each frame at a timing of 125 μsec × (received AU pointer value / 783) + constant time (1).

【００１０】ディマッピングされた非同期信号をＦＩＦ
Ｏメモリに一旦蓄積し、この蓄積した非同期信号を、受
信局側のポインタ処理による遅延変動の影響を受けない
或る基準とする位置から一定時間経過後のタイミングで
読み出すと、絶対遅延時間は増大するが、ポインタ処理
による遅延変動はその増大した絶対遅延時間内で吸収さ
れ、遅延変動を抑圧することができる。[0010] The de-mapped asynchronous signal is converted to an FIF
When the signal is temporarily stored in the O memory and the stored asynchronous signal is read out from a certain reference position which is not affected by the delay variation due to the pointer processing at the receiving station at a timing after a lapse of a predetermined time, the absolute delay time increases. However, the delay variation due to the pointer processing is absorbed within the increased absolute delay time, and the delay variation can be suppressed.

【００１１】ここで、ポインタ処理による遅延変動の影
響を受けない或る基準とする位置として、本発明では、
受信したＡＵポインタ値、つまり未だポインタ処理され
ていない受信時点のＡＵポインタ値が示すペイロード内
のＪ１（ＶＣ−３の先頭）の位置を使用する。但し、Ａ
Ｕポインタ値は、図１のＳＴＭ−０フォーマット図のペ
イロード部分に記入するように０から７８２までの値を
とるが、例えば８６から８７，１７３から１７４の箇所
のように次の行に移る際にはＳＯＨを跨がるため、ＡＵ
ポインタ値とＪ１位置との関係は、図２の実線２１に示
すようにリニアにならない。そこで、ＡＵポインタ値が
０から７８２まで変化したときＪ１の位相が１２５μｓ
ｅｃ変化することから、１２５μｓｅｃ×（受信したＡ
Ｕポインタ値／７８３）によってＪ１の位置を補正し、
図２の一点鎖線２２に示すようにＳＯＨの影響を取り除
いてＡＵポインタ値に対してリニアに変化するようなＪ
１位置を求め、この補正後のＪ１の位置を基準にする。Here, in the present invention, as a certain reference position which is not affected by delay variation due to pointer processing,
The position of J1 (the head of VC-3) in the payload indicated by the received AU pointer value, that is, the AU pointer value at the time of reception that has not yet undergone pointer processing is used. Where A
The U pointer value takes a value from 0 to 782 so as to be written in the payload portion of the STM-0 format diagram in FIG. 1, but when moving to the next line, for example, from 86 to 87, 173 to 174 AU spans SOH, so AU
The relationship between the pointer value and the J1 position is not linear as indicated by the solid line 21 in FIG. Therefore, when the AU pointer value changes from 0 to 782, the phase of J1 becomes 125 μs.
ec changes, 125 μsec × (received A
The position of J1 is corrected by the U pointer value / 783),
As shown by an alternate long and short dash line 22 in FIG. 2, a J that removes the influence of SOH and changes linearly with respect to the AU pointer value.
One position is obtained, and the corrected position of J1 is used as a reference.

【００１２】また、上記（１）式における一定時間は、
絶対遅延時間ができるだけ短くなるように定められる。
絶対遅延時間は、各多重分離時における固定遅延時間に
加えてＴＵポインタ値で示される位置も関係する。この
ため、ＴＵポインタ値が可変であると上記一定時間も可
変にする必要があり、制御が複雑になる。そこで、本発
明では、ＴＵポインタ値を固定化する。そして、ＡＵポ
インタで示されるＪ１の次のバイトがＴＵレベルのＶ１
に当たり、ＴＵ内のポインタ値はＶ１とＶ２で示され、
ポインタ値０がＶ２の次のバイトであり、またＴＵポイ
ンタ値は０から１０３までの１０４値（２６×４）を取
るので、マージンとしての定数をαとしたとき、下記の
式（２）で与えられる値を前記一定時間とする。 １２５μｓｅｃ＋（１２５μｓｅｃ×４）×ＴＵポインタ値／１０４＋α …（２） 例えばＴＵポインタ値０の場合は、Ｖ２までの１フレー
ム分＋α、つまり、１２５μｓｅｃ＋（１２５μｓｅｃ
×４）×０／１０４＋α＝１２５μｓｅｃ＋αとなる。
また、ＴＵポインタ値１０３の場合は、次のＶ２の手前
のバイト＋α、つまり、１２５μｓｅｃ＋（１２５μｓ
ｅｃ×４）×１０３／１０４＋α＝６２０μｓｅｃ＋α
となる。The fixed time in the above equation (1) is
The absolute delay time is determined so as to be as short as possible.
The absolute delay time relates to the position indicated by the TU pointer value in addition to the fixed delay time at each demultiplexing. For this reason, if the TU pointer value is variable, it is necessary to make the above-mentioned fixed time variable, which complicates the control. Therefore, in the present invention, the TU pointer value is fixed. Then, the byte next to J1 indicated by the AU pointer is TU level V1.
, The pointer values in the TU are denoted by V1 and V2,
Since the pointer value 0 is the next byte of V2 and the TU pointer value takes 104 values (26 × 4) from 0 to 103, when a constant as a margin is α, the following equation (2) is used. The given value is the fixed time. 125 μsec + (125 μsec × 4) × TU pointer value / 104 + α (2) For example, when the TU pointer value is 0, one frame up to V2 + α, that is, 125 μsec + (125 μsec
× 4) × 0/104 + α = 125 μsec + α.
In the case of the TU pointer value 103, the byte before the next V2 + α, that is, 125 μsec + (125 μs
ec × 4) × 103/104 + α = 620 μsec + α
Becomes

【００１３】[0013]

【発明の実施の形態】次に本発明の実施の形態の例につ
いて図面を参照して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described in detail with reference to the drawings.

【００１４】図３は本発明を適用したＳＤＨ伝送システ
ムを用いて非同期信号を伝送する場合の基本構成例を示
し、非同期１．５４４Ｍｂ／ｓ信号を伝送する場合を示
す。キャリアリレー信号などの非同期１．５４４Ｍｂ／
ｓ信号は、送信局側において従来と同様にＣ−１１にマ
ッピングされた後、ＶＣ−１１，ＴＵ−１，ＴＵＧ−
２，ＶＣ−３，ＡＵ−３，ＡＵＧを経てＳＴＭ−０に多
重化され、光ファイバケーブル等を通じて受信局側に送
られる。受信局側においては、送信局側と逆の手順で従
来と同様にＳＴＭ−０から、ＡＵＧ，ＡＵ−３，ＶＣ−
３，ＴＵＧ−２，ＴＵ−１１，ＶＣ−１１，Ｃ−１１を
経て、非同期１．５４４Ｍｂ／ｓ信号が多重分離され
る。そして、本発明では、この多重分離された非同期
１．５４４Ｍｂ／ｓ信号をＦＩＦＯメモリに一旦蓄積
し、ＡＵ−３の処理を行う部分において生成した所定の
タイミング信号ＴＣに同期して、各フレームずつ読み出
す。FIG. 3 shows an example of a basic configuration when an asynchronous signal is transmitted using the SDH transmission system to which the present invention is applied, and shows a case where an asynchronous 1.544 Mb / s signal is transmitted. Asynchronous 1.544Mb /
The s signal is mapped to C-11 on the transmitting station side in the same manner as before, and then VC-11, TU-1, TUG-
2, VC-3, AU-3, and AUG, are multiplexed to STM-0, and sent to the receiving station side via an optical fiber cable or the like. On the receiving station side, AUG, AU-3, VC-
3, an asynchronous 1.544 Mb / s signal is demultiplexed via TUG-2, TU-11, VC-11, and C-11. In the present invention, the demultiplexed asynchronous 1.544 Mb / s signal is temporarily stored in a FIFO memory, and each frame is synchronized with a predetermined timing signal TC generated in a part for performing AU-3 processing. read out.

【００１５】図４は受信局側の構成例を示すブロック図
である。同図において、処理部１は送信局側から受信し
たＳＴＭ−０およびラインクロック（５１．８４ＭＨ
ｚ）を入力し、ＳＴＭ−０からＡＵＧ，ＡＵＧからＡＵ
−３の分離を行う部分、処理部２はＡＵ−３からＶＣ−
３，ＶＣ−３からＴＵＧ−２，ＴＵＧ−２からＴＵ−１
１，ＴＵ−１１からＶＣ−１１の分離を行う部分、処理
部３はＶＣ−１１からＣ−１１への分離を行って非同期
１．５４４Ｍｂ／ｓ信号Ｄ１とクロックＣ１とを出力す
る部分であり、ＴＵポインタ値を固定化するためにこれ
らは全て同じ装置内クロック（１９ＭＨｚ／６ＭＨｚ）
に同期して動作する。FIG. 4 is a block diagram showing a configuration example on the receiving station side. In the figure, the processing unit 1 receives the STM-0 and the line clock (51.84 MH) received from the transmitting station.
z) and enter AUG from STM-0 and AU from AUG
-3, the processing unit 2 converts the AU-3 to the VC-
3, VC-3 to TUG-2, TUG-2 to TU-1
1, a section for separating VC-11 from TU-11, and a processing section 3 for separating VC-11 from VC-11 and outputting an asynchronous 1.544 Mb / s signal D1 and clock C1. , To fix the TU pointer value, they are all the same internal clock (19 MHz / 6 MHz).
Works in sync with.

【００１６】また、ＦＩＦＯ部４は、処理部３から出力
された非同期１．５４４Ｍｂ／ｓ信号Ｄ１をクロックＣ
１に同期して内部のＦＩＦＯメモリに書き込み、タイミ
ング信号ＴＣに同期して各フレームずつ非同期１．５４
４Ｍｂ／ｓ信号をＦＩＦＯメモリから読み出し、クロッ
ク（１．５４４ＭＨｚ）Ｃ２と共に出力する部分であ
る。The FIFO unit 4 outputs the asynchronous 1.544 Mb / s signal D1 output from the processing unit 3 to the clock C.
1 and writes to the internal FIFO memory in synchronization with the timing signal TC.
This section reads out the 4 Mb / s signal from the FIFO memory and outputs it together with the clock (1.544 MHz) C2.

【００１７】更に、タイミング信号生成部５は、ＦＩＦ
Ｏ部４に与えるタイミング信号ＴＣを生成する部分であ
り、処理部１からそこで解釈されたＡＵポインタ値が入
力され、またラインクロックも入力される。このタイミ
ング信号生成部５は、ＡＵポインタ値とシステム固定の
ＴＵポインタ値とに基づいて、前述した式（１），
（２）に従ってタイミング信号ＴＣを生成する。Further, the timing signal generation unit 5
This is a section for generating a timing signal TC to be supplied to the O section 4. The AU pointer value interpreted there is input from the processing section 1, and a line clock is also input. Based on the AU pointer value and the system-fixed TU pointer value, the timing signal generation unit 5 calculates the above-described equation (1),
A timing signal TC is generated according to (2).

【００１８】タイミング信号生成部５は、例えば図５に
示すように、ＲＯＭ５１と加算器５２とカウンタ５３と
で実現することができる。ここで、ＲＯＭ５１には、０
から７８２までの各アドレス値に対応する記憶域に、
「１２５μｓｅｃ×（アドレス値／７８３）」の計算結
果が予め記憶されており、図４の処理部からのＡＵポイ
ンタ値をアドレス入力として、該当する記憶域に記憶さ
れた計算結果を加算器５２に出力する。加算器５２は、
ＲＯＭ５１から出力された計算結果と、前記式（２）で
求められる一定時間とを加算し、加算結果をカウンタ５
３にロードする。カウンタ５３はラインクロック（５
１．８４ＭＨｚ）でカウントダウンし、カウント値０に
なると、タイミング信号ＴＣを出力する。なお、一定時
間も考慮した計算結果をＲＯＭ５１に記憶しておけば、
加算器５２は不要である。The timing signal generator 5 can be realized by a ROM 51, an adder 52 and a counter 53, for example, as shown in FIG. Here, 0 is stored in the ROM 51.
In the storage area corresponding to each address value from to 782,
The calculation result of “125 μsec × (address value / 783)” is stored in advance, and the AU pointer value from the processing unit in FIG. Output. The adder 52
The calculation result output from the ROM 51 is added to the predetermined time obtained by the above equation (2), and the addition result is counted by the counter 5.
Load 3 The counter 53 has a line clock (5
At 1.84 MHz), when the count value becomes 0, a timing signal TC is output. If the calculation result taking into account a certain time is stored in the ROM 51,
The adder 52 is unnecessary.

【００１９】またＦＩＦＯ部４は、例えば図６に示すよ
うに、ＦＩＦＯメモリ４１，読み出しクロック生成回路
４２，Ｄ型フリップフロップ４３，４４およびアンドゲ
ート４５で構成できる。図６において、ＦＩＦＯメモリ
４１には処理部３から出力される非同期１．５４４Ｍｂ
／ｓ信号Ｄ１がクロックＣ１に同期して書き込まれる。
他方、タイミング信号ＴＣがハイレベルに変化すると、
アンドゲート４５の出力が装置内クロックに同期してそ
のクロックの１周期の間ハイレベルになり、読み出しク
ロック生成回路４２はこのアンドゲート４５の出力がハ
イレベルとなるタイミングを起点として、装置内クロッ
ク（５１．８４ＭＨｚ）から生成した読み出しクロック
（１．５４４ＭＨｚ）をＦＩＦＯメモリ４１に加え、非
同期１．５４４Ｍｂ／ｓ信号の読み出しを行う。このと
き、読み出しクロック生成回路４２は、１フレーム分の
読み出しに必要な数の読み出しクロックを発生すると、
次にアンドゲート４５の出力がハイレベルになるまで読
み出しクロックの発生を停止する。The FIFO unit 4 can be composed of, for example, a FIFO memory 41, a read clock generation circuit 42, D-type flip-flops 43 and 44, and an AND gate 45, as shown in FIG. In FIG. 6, the asynchronous 1.544 Mb output from the processing unit 3 is stored in the FIFO memory 41.
The / s signal D1 is written in synchronization with the clock C1.
On the other hand, when the timing signal TC changes to a high level,
The output of the AND gate 45 goes high during one cycle of the internal clock in synchronization with the internal clock, and the read clock generation circuit 42 starts the internal clock starting at the timing when the output of the AND gate 45 goes high. The read clock (1.544 MHz) generated from (51.84 MHz) is applied to the FIFO memory 41 to read an asynchronous 1.544 Mb / s signal. At this time, when the read clock generation circuit 42 generates the number of read clocks required for reading one frame,
Next, the generation of the read clock is stopped until the output of the AND gate 45 becomes high level.

【００２０】図７は図４の受信局側におけるタイムチャ
ートの一例を示す。同図において、受信フレーム（Ａ）
は図４の処理部１で受信されるフレームに、ＡＵ−３装
置内フレーム（Ｂ）は図４の処理部１でＡＵポインタ処
理された後のフレームに、ＴＵ−１１フレーム（Ｃ）は
図４の処理部２でＴＵポインタ処理された後のフレーム
に、１．５４４Ｍｂ／ｓのデータ出力（Ｄ）は処理部３
から出力される非同期１．５４４Ｍｂ／ｓ信号Ｄ１に、
ＦＩＦＯで遅延吸収後の出力（Ｅ）は図４のＦＩＦＯ４
から出力される非同期１．５４４Ｍｂ／ｓ信号Ｄ２に、
それぞれ対応している。FIG. 7 shows an example of a time chart on the receiving station side in FIG. In the figure, the received frame (A)
4 is the frame received by the processing unit 1 in FIG. 4, the AU-3 device internal frame (B) is the frame after the AU pointer processing by the processing unit 1 in FIG. 4, and the TU-11 frame (C) is the diagram. The data output (D) of 1.544 Mb / s is added to the frame after the TU pointer processing by the processing unit 2 of the processing unit 3.
From the asynchronous 1.544 Mb / s signal D1 output from
The output (E) after delay absorption by the FIFO is FIFO4 in FIG.
From the asynchronous 1.544 Mb / s signal D2 output from
Each corresponds.

【００２１】図７に示すように、ＡＵ−３装置内フレー
ム（Ｂ）では、ＶＣ−３の先頭（Ｊ１）はＡＵポインタ
にかかるビットバッファの許容位相範囲内で遅延変動が
発生している。他方、ＴＵ−１１フレーム（Ｃ）では、
本実施例ではＴＵポインタを固定化しているためＴＵポ
インタにかかる遅延変動はなく、ＶＣ−１１の先頭（Ｖ
５）はＴＵポインタ値で示される位置＋固定遅延の箇所
に存在する。従って、１．５４４Ｍｂ／ｓのデータ出力
（Ｄ）はＡＵ−３装置内フレーム（Ｂ）の受ける遅延変
動分だけ遅延変動する。As shown in FIG. 7, in the frame (B) in the AU-3 apparatus, a delay fluctuation occurs at the head (J1) of the VC-3 within the allowable phase range of the bit buffer related to the AU pointer. On the other hand, in the TU-11 frame (C),
In the present embodiment, since the TU pointer is fixed, there is no delay variation on the TU pointer, and the beginning of the VC-11 (V
5) exists at the position of the position indicated by the TU pointer value + fixed delay. Accordingly, the data output (D) of 1.544 Mb / s undergoes a delay variation by an amount corresponding to the delay variation received by the frame (B) in the AU-3 device.

【００２２】この遅延変動を抑圧するため、本実施例で
は、先ず受信フレーム（Ａ）におけるＪ１位置を図７の
受信フレーム（Ａ’）の補正後のＪ１位置のように補正
する。この補正は、前記（１）式における「１２５μｓ
ｅｃ×（受信したＡＵポインタ値／７８３）」の計算に
相当する。そして、この補正後のＪ１位置より前記
（２）式で示される一定時間遅延させたタイミングでＦ
ＩＦＯメモリ４１からデータを読み出す。この読み出し
たものが、図７の（Ｅ）であり、常に補正後のＪ１に同
期している。なお、図７ではＶ５の箇所についてのみ示
しているが、ＴＵ−１１フレームではＶ５に相当する他
のフレームの位置は固定バイト（１固定）となってお
り、位置が明確なので、他フレームでもＶ５の場合と同
様の処理が可能である。ここで、タイミング信号生成部
５においてＪ１の位置補正をラインクロック５１．８４
ＭＨｚを用いて行う場合の時間的精度は約１５６ｎｓｅ
ｃ（１／６．４ＭＨｚ）±２０ｎｓｅｃであり、更にタ
イミング信号ＴＣをＦＩＦＯ部４で装置内クロック５
１．８４ＭＨｚに乗せ替えるための時間的精度は−２０
ｎｓｅｃ〜＋４０ｎｓｅｃ程度なので、ＦＩＦＯメモリ
から読み出される非同期１．５４４Ｍｂ／ｓ信号の遅延
変動は１５６ｎｓｅｃ−２０ｎｓｅｃ〜１５６ｎｓｅｃ
＋４０ｎｓｅｃとなる。In this embodiment, first, the position J1 in the received frame (A) is corrected like the corrected J1 position of the received frame (A ') in FIG. 7 in order to suppress the delay variation. This correction is performed by using “125 μs” in the equation (1).
ec × (received AU pointer value / 783) ”. Then, at a timing delayed from the corrected J1 position by a predetermined time represented by the above equation (2), F
Data is read from the IFO memory 41. This readout is shown in FIG. 7E, which is always synchronized with the corrected J1. Although FIG. 7 shows only the position of V5, the position of another frame corresponding to V5 in the TU-11 frame is a fixed byte (fixed to 1), and the position is clear. The same processing as in the case of is possible. Here, the timing signal generator 5 corrects the position of J1 by the line clock 51.84.
Time accuracy when using MHz is about 156 ns
c (1 / 6.4 MHz) ± 20 nsec.
The time accuracy for switching to 1.84 MHz is -20
Since it is about nsec to +40 nsec, the delay fluctuation of the asynchronous 1.544 Mb / s signal read from the FIFO memory is 156 nsec-20 nsec to 156 nsec.
+40 nsec.

【００２３】[0023]

【発明の効果】以上説明したように、本発明によれば、
ＳＤＨ伝送システムで非同期信号を伝送する際の受信局
側遅延変動時間を大幅に低減することが可能となる。As described above, according to the present invention,
It is possible to greatly reduce the receiving station side delay variation time when transmitting an asynchronous signal in the SDH transmission system.

【図面の簡単な説明】[Brief description of the drawings]

【図１】ＳＴＭ−０のフォーマットを示す図である。FIG. 1 is a diagram showing a format of STM-0.

【図２】ＡＵポインタ値と、Ｊ１位置，補正後のＪ１位
置との関係を示す図である。FIG. 2 is a diagram illustrating a relationship between an AU pointer value, a J1 position, and a corrected J1 position.

【図３】本発明を適用したＳＤＨ伝送システムを用いて
非同期信号を伝送する場合の基本構成例を示す図であ
る。FIG. 3 is a diagram illustrating an example of a basic configuration when an asynchronous signal is transmitted using an SDH transmission system to which the present invention has been applied.

【図４】本発明を適用したＳＤＨ伝送システムの受信局
側の構成例を示すブロック図である。FIG. 4 is a block diagram illustrating a configuration example of a receiving station side of an SDH transmission system to which the present invention has been applied.

【図５】タイミング信号生成部の構成例を示すブロック
図である。FIG. 5 is a block diagram illustrating a configuration example of a timing signal generation unit.

【図６】ＦＩＦＯ部の構成例を示すブロック図である。FIG. 6 is a block diagram illustrating a configuration example of a FIFO unit.

【図７】受信局側におけるタイムチャートの一例を示す
図である。FIG. 7 is a diagram showing an example of a time chart on the receiving station side.

【図８】ＳＤＨ伝送システムにおける多重化構造の基本
構成図である。FIG. 8 is a basic configuration diagram of a multiplexing structure in the SDH transmission system.

【符号の説明】[Explanation of symbols]

１〜３…処理部 ４…ＦＩＦＯ部 ４１…ＦＩＦＯメモリ ４２…読み出しクロック生成回路 ４３，４４…Ｄ型フリップフロップ ４５…アンドゲート ５…タイミング信号生成部 ５１…ＲＯＭ ５２…加算器 ５３…カウンタ 1 to 3 processing unit 4 FIFO unit 41 FIFO memory 42 read clock generation circuit 43, 44 D-type flip-flop 45 AND gate 5 timing signal generation unit 51 ROM 52 adder 53 counter

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 非同期信号をマッピング，ディマッピン
グするＳＤＨ伝送システムにおいて、 受信局側において、ディマッピングされた非同期信号を
ＦＩＦＯメモリに一旦蓄積し、該蓄積した非同期信号
を、「１２５μｓｅｃ×（受信したＡＵポインタ値／７
８３）＋一定時間」のタイミングで、各フレームずつ読
み出すようにしたことを特徴とするＳＤＨ伝送システム
の遅延変動吸収方法。In an SDH transmission system for mapping and demapping an asynchronous signal, the receiving station temporarily stores the demapped asynchronous signal in a FIFO memory, and divides the accumulated asynchronous signal into “125 μsec × (received asynchronous signal)”. AU pointer value / 7
83) A method for absorbing delay fluctuations in an SDH transmission system, wherein each frame is read out at a timing of "+ a fixed time". 【請求項２】 ＴＵポインタ値を固定化し、且つ、マー
ジンである定数をαとしたとき、「１２５μｓｅｃ＋
（１２５μｓｅｃ×４）×ＴＵポインタ値／１０４＋
α」で与えられる値を前記一定時間とすることを特徴と
する請求項１記載のＳＤＨ伝送システムの遅延変動吸収
方法。2. When the TU pointer value is fixed and a constant which is a margin is α, “125 μsec +
(125 μsec × 4) × TU pointer value / 104 +
2. The method according to claim 1, wherein the value given by [alpha] is the fixed time. 【請求項３】 非同期信号としてキャリアリレー信号を
伝送することを特徴とする請求項２記載のＳＤＨ伝送シ
ステムの遅延変動吸収方法。3. The method according to claim 2, wherein a carrier relay signal is transmitted as an asynchronous signal.